JP2002368604A - シフトレジスタ回路、およびこれを用いた撮像装置ならびに表示装置 - Google Patents

Abstract

(57)【要約】 【解決課題】 キャパシタを設けることなく信号電圧の
減衰を防止し、トランジスタの微細化に対応することが
できるとともに、その微細化に伴う電源電圧の低下にも
対応することができるシフトレジスタ回路を提供する。 【解決手段】 クロック信号に同期した出力信号を得る
複数のレジスタ部を多段状に縦列接続したシフトレジス
タ回路であって、前記レジスタ部は、入力信号を反転さ
せて転送するＣＭＯＳインバータ（ｉ１１，ｉ２１，ｉ
３１，ｉ４１…）と、このＣＭＯＳインバータにより反
転された入力信号によってスイッチング制御され、クロ
ック信号を転送するｐＭＯＳトランジスタ（Ｔｒ１２，
Ｔｒ２２，Ｔｒ３２，Ｔｒ４２…）と、を含む単位回路
を備える構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトレジスタ回
路、およびこれを用いた固体撮像装置ならびに表示装置
に関し、詳しくはキャパシタを設けることなく信号電圧
の減衰を防止するシフトレジスタ回路、およびこれを用
いた撮像装置ならびに表示装置に関する。

【０００２】

【従来の技術】一般に撮像装置（固体撮像装置）や表示
装置においては、マトリクス状に配置された画素を順次
選択するための走査回路にシフトレジスタ回路が用いら
れている。従来から知られているシフトレジスタ回路と
しては、例えばテレビジョン学会１９８０年全国大会
「ＭＯＳ形固体撮像素子用低雑音シフトレジスタ回路」
において報告されているシフトレジスタ回路（以下、単
に「従来のシフトレジスタ回路」という）がその一例と
して掲げられる。

【０００３】この従来のシフトレジスタ回路の構成につ
いて図８を参照しながら説明する。図８は従来のシフト
レジスタ回路の構成を示す回路図である。ここで、図８
に示される従来のシフトレジスタ回路においては、入力
信号ｉｎと、クロック信号（第１クロック信号ｐｈｉ
１，第２クロック信号ｐｈｉ２）とが入力されるように
なっている。

【０００４】図８に示される従来のシフトレジスタ回路
は、相互に位相が異なる第１クロック信号ｐｈｉ１およ
び第２クロック信号ｐｈｉ２に同期した出力信号（ｏｕ
ｔ１，ｏｕｔ２，ｏｕｔ３，ｏｕｔ４…）を得るにあた
り、第１回路および第２回路を一対として多段状に縦列
接続される複数のレジスタ部と、初段の１段目レジスタ
部における第１回路に入力信号ｉｎを入力信号として転
送する入力回路と、によって構成されている。

【０００５】また、各段のレジスタ部における第１回路
および第２回路には、入力回路から転送された入力信号
ｉｎをゲート入力としてクロック信号（第１クロック信
号、第２クロック信号）の転送がスイッチング制御され
るｎＭＯＳトランジスタ（Ｔｒ１１２，Ｔｒ１２２，Ｔ
ｒ１３２，Ｔｒ１４２…）と、このｎＭＯＳトランジス
タのゲートおよびソース間に結線されたキャパシタ（Ｃ
１，Ｃ２，Ｃ３，Ｃ４…）と、を含む単位回路が備えら
れている。

【０００６】入力回路は、第１クロック信号によって入
力信号ｉｎの転送がスイッチング制御されるｎＭＯＳト
ランジスタ（Ｔｒ１１１）からなっており、第１クロッ
ク信号ｐｈｉ１がＨレベルのとき、入力信号ｉｎを１段
目レジスタ部の第１回路における単位回路に入力信号と
して転送する。この転送された入力信号ｉｎは１段目レ
ジスタ部の第１回路におけるｎＭＯＳトランジスタ（Ｔ
ｒ１１２）のゲート入力になる。

【０００７】１段目レジスタ部の第１回路に備えられて
いる単位回路には、前述したように、ゲート入力（入力
信号）によって第２クロック信号ｐｈｉ２の転送がスイ
ッチング制御されるｎＭＯＳトランジスタ（Ｔｒ１１
２）と、このｎＭＯＳトランジスタ（Ｔｒ１１２）のゲ
ートおよびソース間に結線されたキャパシタ（Ｃ１）
と、が配設されているほか、前記ｎＭＯＳトランジスタ
（Ｔｒ１１２）から転送された第２クロック信号ｐｈｉ
２を、同段のレジスタ部における第２回路の入力信号
（ｎＭＯＳトランジスタ（Ｔｒ１２２）のゲート入力）
として転送するｎＭＯＳトランジスタ（Ｔｒ１１３）
と、次段のレジスタ部における第１回路のｎＭＯＳトラ
ンジスタ（Ｔｒ１３２）から転送される第２クロック信
号ｐｈｉ２によってｎＭＯＳトランジスタ（Ｔｒ１１
３）の出力状態をリセットするｎＭＯＳトランジスタ
（Ｔｒ１１４）と、第１クロック信号ｐｈｉ１によって
前記ｎＭＯＳトランジスタ（Ｔｒ１１２）の出力状態を
リセットするｎＭＯＳトランジスタ（Ｔｒ１１５）と、
が配設されている。

【０００８】他方、１段目レジスタ部の第２回路に備え
られている単位回路には、前述したように、同段のレジ
スタ部における第１回路から転送される第２クロック信
号ｐｈｉ２（入力信号）によって第１クロック信号ｐｈ
ｉ１の転送がスイッチング制御されるｎＭＯＳトランジ
スタ（Ｔｒ１２２）と、このｎＭＯＳトランジスタ（Ｔ
ｒ１２２）のゲートおよびソース間に結線されたキャパ
シタ（Ｃ２）と、が配設されているほか、前記ｎＭＯＳ
トランジスタ（Ｔｒ１２２）から転送される第１クロッ
ク信号ｐｈｉ１を、次段レジスタ部の第１回路の入力信
号（ｎＭＯＳトランジスタ（Ｔｒ１３２）のゲート入
力）として転送とするｎＭＯＳトランジスタ（Ｔｒ１２
３）と、次段のレジスタ部の第２回路におけるｎＭＯＳ
トランジスタ（Ｔｒ１４２）から転送される第１クロッ
ク信号ｐｈｉ１によってｎＭＯＳトランジスタ（Ｔｒ１
２３）の出力状態をリセットするｎＭＯＳトランジスタ
（Ｔｒ１２４）と、第２クロック信号ｐｈｉ２によって
前記ｎＭＯＳトランジスタ（Ｔｒ１２２）の出力状態を
リセットするｎＭＯＳトランジスタ（Ｔｒ１２５）と、
が配設されている。

【０００９】なお、図８において、２段目レジスタ部に
おける第１回路の単位回路の構成は、１段目レジスタ部
の第１回路における単位回路の構成と略同一である。し
たがって、２段目レジスタ部における第１回路の単位回
路の構成には、１段目レジスタ部における第１回路の単
位回路の構成に対応させて、１３０番台の参照番号を付
している。また、２段目レジスタ部における第２回路の
単位回路の構成は、１段目レジスタ部における第２回路
の単位回路の構成と略同一である。したがって、２段目
レジスタ部における第２回路の単位回路の構成には、１
段目レジスタ部における第２回路の単位回路の構成に対
応させて、１４０番台の参照番号を付している。

【００１０】次に、前述した従来のシフトレジスタ回路
の動作について図８および図９を参照しながら説明す
る。図９は、従来のシフトレジスタ回路の動作を示すタ
イミングチャートである。まず時刻ｔ１〜ｔ２で、第１
クロック信号がＨレベルになると、入力回路のｎＭＯＳ
トランジスタ（Ｔｒ１１１）がオンになり入力信号ｉｎ
が、初段の１段目レジスタ部における第１回路の入力信
号（ｎＭＯＳトランジスタ（Ｔｒ１１２）のゲート入
力）として転送される。また、ｎＭＯＳトランジスタ
（Ｔｒ１１２）のゲート側のノード（ｎ１１１）では、
キャパシタ（Ｃ１）によって電荷が蓄積される。

【００１１】次いで、時刻ｔ１〜ｔ５でｎＭＯＳトラン
ジスタ（Ｔｒ１１２）のゲート入力がＨレベルであり、
ｎＭＯＳトランジスタ（Ｔｒ１１２）がオンになってい
るので、第２クロック信号ｐｈｉ２が転送される。つま
り、ノード（ｎ１１２）は時刻ｔ３〜ｔ４でＨレベルに
なる。このｎＭＯＳトランジスタ（Ｔｒ１１２）から転
送された第２クロック信号ｐｈｉ２が出力信号ｏｕｔ１
として出力される。このように、この第１回路において
は、第２クロック信号ｐｈｉ２に同期した出力信号ｏｕ
ｔ１が得られるようにしている。

【００１２】また、このｎＭＯＳトランジスタ（Ｔｒ１
１２）から転送された第２クロック信号ｐｈｉ２は、Ｈ
レベルのときｎＭＯＳトランジスタ（Ｔｒ１１３）をオ
ンにして、このｎＭＯＳトランジスタ（Ｔｒ１１３）か
ら転送される。つまり、ノード（ｎ１１３）は時刻ｔ３
〜ｔ７でＨレベルになる。このｎＭＯＳトランジスタ
（Ｔｒ１１３）から転送された第２クロック信号ｐｈｉ
２は、同段のレジスタ部における第２回路の単位回路の
入力信号（ｎＭＯＳトランジスタ（Ｔｒ１２２）のゲー
ト入力）として転送される。

【００１３】次いで、時刻ｔ３〜ｔ７でｎＭＯＳトラン
ジスタ（Ｔｒ１２２）のゲート入力がＨレベルであり、
ｎＭＯＳトランジスタ（Ｔｒ１２２）がオンになってい
るので、第１クロック信号ｐｈｉ１が転送される。つま
り、ノード（ｎ１２２）は時刻ｔ５〜ｔ６でＨレベルに
なる。このｎＭＯＳトランジスタ（Ｔｒ１２２）から転
送された第１クロック信号ｐｈｉ１が出力信号ｏｕｔ２
として出力される。したがって、この第２回路において
は、第１クロック信号ｐｈｉ１に同期した出力信号ｏｕ
ｔ２が得られるようにしている。

【００１４】また、このｎＭＯＳトランジスタ（Ｔｒ１
２２）から転送された第１クロック信号ｐｈｉ１は、Ｈ
レベルのときｎＭＯＳトランジスタ（Ｔｒ１２３）をオ
ンにして、このｎＭＯＳトランジスタ（Ｔｒ１２３）か
ら転送される。つまり、ノード（ｎ１２３）は時刻ｔ５
〜ｔ９でＨレベルになる。このｎＭＯＳトランジスタ
（Ｔｒ１２３）から転送された第１クロック信号ｐｈｉ
１は、次段のレジスタ部における第１回路の単位回路の
入力信号（ｎＭＯＳトランジスタ（Ｔｒ１３２）のゲー
ト入力）として転送される。

【００１５】以降の各段のレジスタ部では、各段のレジ
スタ部の第１回路および第２回路が以上の動作を繰り返
すことにより、該当するクロック信号に同期した出力信
号ｏｕｔ３，ｏｕｔ４…が得られるようにしている。

【００１６】各段のレジスタ部における第１回路および
第２回路から出力される出力信号（ｏｕｔ１，ｏｕｔ
２，ｏｕｔ３，ｏｕｔ４…）は、クロック信号（第１ク
ロック信号ｐｈｉ１，第２クロック信号ｐｈｉ２）の周
期とパルス幅を反映した波形であり、クロック信号（第
１クロック信号ｐｈｉ１，第２クロック信号ｐｈｉ２）
の周期とパルス幅を変えることによって自由に出力波形
を生成するようにしており、画素選択期間以外の時間に
演算処理を行なわせる撮像装置や表示装置等に対応させ
ている。

【００１７】また、この図８に示される従来のシフトレ
ジスタ回路においては、入力信号の減衰を防ぐためにキ
ャパシタによってノード（ｎ１１１，ｎ１１３，ｎ１２
３，ｎ１３３…）における入力信号の電位が、電源電圧
ＶＤＤよりも高い電位まで昇圧される。このとき、ノー
ド（ｎ１１１，ｎ１１３，ｎ１２３，ｎ１３３…）にお
ける入力信号の電位は、最低でも電源電圧ＶＤＤに閾値
電圧Ｖｔｈを加えた電位（ＶＤＤ＋Ｖｔｈ）まで昇圧す
る必要があり、余裕をもたせてＶＤＤの１．３倍〜１．
５倍ほどに昇圧されるようになっている。

【００１８】

【発明が解決しようとする課題】ところで、前述したよ
うな従来のシフトレジスタ回路を走査回路として用いた
撮像装置（固体撮像装置）や表示装置においては、高精
細化が要求されているとともに、ＭＯＳトランジスタの
微細化が要求され、その開発が切望されている。

【００１９】一般に、前述したような従来のシフトレジ
スタ回路にあっては、キャパシタ（Ｃ１，Ｃ２，Ｃ３，
Ｃ４…）を設けない場合には、入力信号（入力信号ｉ
ｎ，第１クロック信号ｐｈｉ１，第２クロック信号ｐｈ
ｉ２）の振幅とクロック信号（第１クロック信号ｐｈｉ
１，第２クロック信号ｐｈｉ２）の振幅とは等しく、例
えばｎＭＯＳトランジスタ（Ｔｒ１１１…）は飽和領域
で動作する。そのため、ｎＭＯＳトランジスタ（Ｔｒ１
１１…）のソース側（ノードｎ１１１…）には、入力信
号ｉｎの振幅からｎＭＯＳトランジスタ（Ｔｒ１１１
…）の閾値電圧（Ｖｔｈ）分だけ減衰した電位が現れる
ことになる。したがって、キャパシタ（Ｃ１，Ｃ２，Ｃ
３，Ｃ４…）を設けない場合には、時刻ｔ１において、
電源電圧をＶＤＤとすると、ノード（ｎ１１１…）はＶ
ＤＤ−Ｖｔｈまで充電されるにとどまる。このように、
一つのｎＭＯＳトランジスタ（Ｔｒ１１１…）で信号が
転送されるごとに、ソース側の信号レベルはゲート側の
信号レベルに比べて、閾値電圧（Ｖｔｈ）分だけ減衰す
ることになる。

【００２０】従来のシフトレジスタ回路では、信号電圧
の減衰を防止するために、前述したように各段のレジス
タ部の第１回路および第２回路に、面積の大きいキャパ
シタ（Ｃ１，Ｃ２，Ｃ３，Ｃ４…）を設ける必要がある
ので、回路規模が大きくなってしまうという問題があ
る。

【００２１】また、従来のシフトレジスタ回路において
は、トランジスタを単に微細化するとゲート酸化膜の耐
圧が低くなってしまうので、各段レジスタ部の第１回路
および第２回路におけるｎＭＯＳトランジスタ（Ｔｒ１
１２，Ｔｒ１２２，Ｔｒ１３２，Ｔｒ１４２…）のゲー
トに高い電圧がかかり、構成素子を破壊してしまうとい
った問題がある。

【００２２】そこで、シフトレジスタ回路にあっては、
キャパシタ（Ｃ１，Ｃ２，Ｃ３，Ｃ４…）を設けること
なく信号電圧の減衰を防止し、トランジスタの微細化に
対応することができ、その微細化に伴う電源電圧の低下
にも対応することができるようにすることが望ましい。
また、このようなシフトレジスタ回路を撮像装置や表示
装置において画素を順次選択するために走査回路に用い
ることにより、撮像装置や表示装置の高精細化を図るこ
とが望ましい。

【００２３】本発明の第１の目的は、シフトレジスタ回
路においてキャパシタを設けることなく信号電圧の減衰
を防止し、トランジスタの微細化に対応することができ
るとともに、その微細化に伴う電源電圧の低下にも対応
することができるシフトレジスタ回路を提供することに
ある。

【００２４】本発明の第２の目的は、回路規模の縮小を
図るとともに、クロック信号のＬレベルを完全なＬレベ
ルの出力信号として出力することができるシフトレジス
タ回路を提供することにある。

【００２５】本発明の第３の目的は、構成素子数を極力
少なくすることにより回路規模の縮小を図るとともに、
クロック信号のＨレベルおよびＬレベルに適切に対応し
た出力信号を出力することができるシフトレジスタ回路
を提供することにある。

【００２６】本発明の第４の目的は、キャパシタを設け
ることなく構成したシフトレジスタ回路を撮像装置にお
いて画素を順次選択するための走査回路に用いることに
より、高精細化を図ることができる撮像装置（固体撮像
装置）を提供することにある。

【００２７】本発明の第５の目的は、キャパシタを設け
ることなく構成したシフトレジスタ回路を表示装置にお
いて画素を順次選択するための走査回路に用いることに
より、高精細化を図ることができる表示装置を提供する
ことにある。

【００２８】

【課題を解決するための手段】前述した課題を解決する
ために、本発明にかかる請求項１のシフトレジスタ回路
は、クロック信号に同期した出力信号を得る複数のレジ
スタ部を多段状に縦列接続したシフトレジスタ回路であ
って、前記レジスタ部は、入力信号を反転させて転送す
るＣＭＯＳインバータと、このＣＭＯＳインバータによ
り反転された入力信号によってスイッチング制御され、
クロック信号を転送するｐＭＯＳトランジスタと、を含
む単位回路を備えることを特徴とする構成とした。

【００２９】この請求項１のシフトレジスタ回路によれ
ば、入力信号がＣＭＯＳインバータによって反転され
る。そして、ｐＭＯＳトランジスタにおいて、前記ＣＭ
ＯＳインバータによって反転された入力信号によってス
イッチング制御され、クロック信号が転送される。より
具体的には、Ｈレベルの入力信号がＣＭＯＳインバータ
によってＬレベルに反転されると、ｐＭＯＳトランジス
タがオンになりクロック信号のＨレベルおよびＬレベル
が転送され、出力信号として送出される。

【００３０】本発明にかかる請求項２のシフトレジスタ
回路は、請求項１に記載のシフトレジスタ回路におい
て、前記単位回路は、前記ｐＭＯＳトランジスタから送
出される出力信号を偶数回反転させる偶数個のＣＭＯＳ
インバータを、さらに備えることを特徴とする構成とし
た。

【００３１】この請求項２のシフトレジスタ回路によれ
ば、前記ｐＭＯＳトランジスタから送出される出力信号
が偶数個のＣＭＯＳインバータによって偶数回反転され
る。より具体的には、前記ｐＭＯＳトランジスタからの
出力信号のＨレベルが完全なＨレベルで転送され、前記
ｐＭＯＳトランジスタからの出力信号のＬレベルが完全
なＬレベルになる。

【００３２】本発明にかかる請求項３のシフトレジスタ
回路は、請求項１に記載のシフトレジスタ回路におい
て、前記請求項１のＣＭＯＳインバータにより反転され
た入力信号をさらに反転させる他のＣＭＯＳインバータ
と、前記ｐＭＯＳトランジスタのドレインおよびソース
間に結線され、前記他のＣＭＯＳインバータにより反転
された入力信号によってスイッチング制御され、前記ク
ロック信号を転送するｎＭＯＳトランジスタと、をさら
に含むことを特徴とする構成とした。

【００３３】この請求項３のシフトレジスタ回路によれ
ば、前記ＣＭＯＳインバータにより反転された入力信号
が他のＣＭＯＳインバータによってさらに反転される。
そして、前記ｐＭＯＳトランジスタと、前記ｐＭＯＳト
ランジスタのドレインおよびソース間に結線されたｎＭ
ＯＳトランジスタとにおいて、前記他のＣＭＯＳインバ
ータにより反転された入力信号によってスイッチング制
御され、前記クロック信号が転送される。ここで、Ｈレ
ベルからＬレベルに反転された入力信号をさらにＨレベ
ルに反転させると、前記ｐＭＯＳトランジスタのドレイ
ンおよびソース間に結線されたｎＭＯＳトランジスタ
が、前記ｐＭＯＳトランジスタと同時にオンとなる。つ
まり、請求項３のシフトレジスタによれば、前述したｐ
ＭＯＳトランジスタと、このｐＭＯＳトランジスタのド
レインおよびソース間に結線されたｎＭＯＳトランジス
タとによりトランスミッションゲートが構成されてお
り、オンのときは、信号のＨレベルおよびＬレベルが完
全に転送され、出力信号として出力される。

【００３４】本発明にかかる請求項４の撮像装置は、画
素を順次選択するための走査回路を備える撮像装置であ
って、前記走査回路は、前記請求項１〜３の何れか１項
に記載のシフトレジスタ回路を備えることを特徴とする
構成とした。この請求項４の撮像装置によれば、撮像装
置における走査回路に備えられる前記請求項１〜３の何
れか１項に記載のシフトレジスタ回路によって画素が順
次選択される。

【００３５】本発明にかかる請求項５の表示装置は、画
素を順次選択するための走査回路を備える表示装置であ
って、前記走査回路は、前記請求項１〜３の何れか１項
に記載のシフトレジスタ回路を備えることを特徴とする
構成とした。この請求項５の表示装置によれば、表示装
置における走査回路に備えられる前記請求項１〜３の何
れか１項に記載のシフトレジスタ回路によって画素が順
次選択される。

【００３６】

【発明の実施の形態】本発明の実施形態を添付図面に基
づいて説明する。まず、本発明の第１実施形態について
説明する。図１において、（ａ）は本発明の第１実施形
態におけるシフトレジスタ回路の構成を示す回路図であ
り、（ｂ）は図１（ａ）における各ＣＭＯＳインバータ
の構成図である。図１（ａ）および（ｂ）に示される第
１実施形態は、撮像装置（固体撮像装置）や表示装置に
おける走査回路に用いるシフトレジスタ回路である。こ
のシフトレジスタ回路を用いた走査回路においては、マ
トリクス状に配置された画素が順次選択される。

【００３７】この第１実施形態におけるシフトレジスタ
回路は、相互に位相が異なるクロック信号（第１クロッ
ク信号ｐｈｉ１，第２クロック信号ｐｈｉ２）に同期し
た出力信号（ｏｕｔ１，ｏｕｔ２，ｏｕｔ３，ｏｕｔ４
…）を得るにあたり、後述する第１回路および第２回路
を一対として多段状に縦列接続される複数のレジスタ部
と、初段の１段目レジスタ部の第１回路に入力信号ｉｎ
を入力する入力回路と、によって構成されている。

【００３８】この第１実施形態の各段のレジスタ部にお
ける第１回路および第２回路には、入力信号（入力信号
ｉｎ，第１クロック信号ｐｈｉ１，第２クロック信号ｐ
ｈｉ２）を反転させるＣＭＯＳインバータ（ｉ１１，ｉ
２１，ｉ３１，ｉ４１…等）と、このＣＭＯＳインバー
タにより反転された入力信号によってスイッチング制御
され、クロック信号（第１クロック信号ｐｈｉ１，第２
クロック信号ｐｈｉ２）を転送するｐＭＯＳトランジス
タ（Ｔｒ１２，Ｔｒ２２，Ｔｒ３２，Ｔｒ４２…等）
と、を含む単位回路が備えられている。

【００３９】また、第１実施形態の入力回路は、第１ク
ロック信号ｐｈｉ１によって入力信号ｉｎの転送がスイ
ッチング制御されるｎＭＯＳトランジスタ（Ｔｒ１１）
からなっており、第１クロック信号ｐｈｉ１がＨレベル
のとき、入力信号ｉｎを初段の１段目レジスタ部におけ
る第１回路の入力信号として転送する。

【００４０】この第１実施形態の１段目レジスタ部にお
ける第１回路に備えられている単位回路には、前述した
ように、入力信号ｉｎを反転させるＣＭＯＳインバータ
（ｉ１１）と、このＣＭＯＳインバータ（ｉ１１）によ
り反転された入力信号ｉｎによって第２クロック信号ｐ
ｈｉ２の転送がスイッチング制御されるｐＭＯＳトラン
ジスタ（Ｔｒ１２）と、が配設されているほか、前記ｐ
ＭＯＳトランジスタ（Ｔｒ１２）から転送された第２ク
ロック信号ｐｈｉ２を、同段レジスタ部の第２回路にお
けるＣＭＯＳインバータ（ｉ２１）の入力として転送す
るｎＭＯＳトランジスタ（Ｔｒ１３）と、次段のレジス
タ部の第１回路におけるｐＭＯＳトランジスタ（Ｔｒ３
２）から転送された第２クロック信号ｐｈｉ２によって
ｎＭＯＳトランジスタ（Ｔｒ１３）の出力状態をリセッ
トするｎＭＯＳトランジスタ（Ｔｒ１４）と、第１クロ
ック信号ｐｈｉ１によって前記ｎＭＯＳトランジスタ
（Ｔｒ１２）の出力状態をリセットするｎＭＯＳトラン
ジスタ（Ｔｒ１５）と、が配設されている。

【００４１】また、この１段目レジスタ部における第１
回路に備えられている単位回路には、ｐＭＯＳトランジ
スタ（Ｔｒ１２）から転送された第２クロック信号ｐｈ
ｉ２を２回（偶数回）反転させる２個（偶数個）のＣＭ
ＯＳインバータ（ｉ１２，ｉ１３）が配設されている。

【００４２】他方、この第１実施形態の１段目レジスタ
部における第２回路に備えられている単位回路には、前
述したように、入力信号（同段のレジスタ部の第１回路
に備えられているｎＭＯＳトランジスタ（Ｔｒ１３）か
ら出力された信号）を反転させるＣＭＯＳインバータ
（ｉ２１）と、このＣＭＯＳインバータ（ｉ２１）によ
り反転された入力信号によって第１クロック信号ｐｈｉ
１の転送がスイッチング制御されるｐＭＯＳトランジス
タ（Ｔｒ２２）と、が配設されているほか、前記ｐＭＯ
Ｓトランジスタ（Ｔｒ２２）から転送された第１クロッ
ク信号ｐｈｉ１を、次段のレジスタ部の第１回路におけ
るＣＭＯＳインバータ（ｉ３１）に入力信号として転送
するｎＭＯＳトランジスタ（Ｔｒ２３）と、次段のレジ
スタ部の第２回路におけるｐＭＯＳトランジスタ（Ｔｒ
４２）から送出された第１クロック信号ｐｈｉ１によっ
てｎＭＯＳトランジスタ（Ｔｒ２３）の出力状態をリセ
ットするｎＭＯＳトランジスタ（Ｔｒ２４）と、第２ク
ロック信号ｐｈｉ２によって前記ｎＭＯＳトランジスタ
（Ｔｒ２２）の出力状態をリセットするｎＭＯＳトラン
ジスタ（Ｔｒ２５）と、が配設されている。

【００４３】また、この１段目レジスタ部における第２
回路に備えられている単位回路には、ｐＭＯＳトランジ
スタ（Ｔｒ２２）から転送された第１クロック信号ｐｈ
ｉ１を２回（偶数回）反転させる２個（偶数個）のＣＭ
ＯＳインバータ（ｉ２２，ｉ２３）が配設されている。

【００４４】なお、図１において、２段目以降の各段の
レジスタ部における第１回路の単位回路の構成は、１段
目レジスタ部の第１回路における単位回路の構成と略同
一である。したがって、２段目レジスタ部の第１回路に
おける単位回路の構成には、１段目レジスタ部の第１回
路における単位回路の構成に対応させて、３０番台の参
照番号を付している。また、２段目以降の各段のレジス
タ部における第２回路の単位回路の構成は、１段目レジ
スタ部の第２回路における単位回路の構成と略同一であ
る。したがって、２段目レジスタ部の第２回路における
単位回路の構成には、１段目レジスタ部の第２回路にお
ける単位回路の構成に対応させて、４０番台の参照番号
を付している。

【００４５】次に、第１実施形態におけるシフトレジス
タ回路の動作について図１および図２を参照しながら説
明する。図２は第１実施形態におけるシフトレジスタ回
路の動作を示すタイミングチャートである。まず、時刻
ｔ１〜ｔ２で第１クロック信号ｐｈｉ１がＨレベルにな
ると、入力回路のｎＭＯＳトランジスタ（Ｔｒ１１）が
オンになり入力信号ｉｎが、初段の１段目レジスタ部の
第１回路におけるＣＭＯＳインバータ（ｉ１１）に入力
信号として転送される。すなわち、ＣＭＯＳインバータ
（ｉ１１）のゲート側のノード（ｎ１１）では、電荷が
蓄積され、時刻ｔ１〜ｔ５でノード（ｎ１１）はＶＤＤ
−Ｖｔｈになる。そして、時刻ｔ１〜ｔ５で入力信号ｉ
ｎはＣＭＯＳインバータ（ｉ１１）によって反転されて
Ｌレベルになり、ｐＭＯＳトランジスタ（Ｔｒ１２）の
ゲート入力になる。つまり、ノード（ｎ１２）は時刻ｔ
１〜ｔ５でＬレベルになる。

【００４６】次いで、時刻ｔ１〜ｔ５でｐＭＯＳトラン
ジスタ（Ｔｒ１２）のゲート入力がＬレベルであり、こ
のｐＭＯＳトランジスタ（Ｔｒ１２）がオンになってい
るので、第２クロック信号ｐｈｉ２が転送される（ノー
ド（ｎ１３））。つまり、ノード（ｎ１３）は時刻ｔ３
〜ｔ４でＨレベルになる。

【００４７】このｐＭＯＳトランジスタ（Ｔｒ１２）の
転送された第２クロック信号ｐｈｉ２は、２個（偶数
個）のＣＭＯＳインバータ（ｉ１２，ｉ１３）によって
２回（偶数回）反転されて出力信号ｏｕｔ１として出力
される。このように、この第１回路においては、第２ク
ロック信号ｐｈｉ２に同期した出力信号ｏｕｔ１を得る
ことができる。また、ノード（ｎ１３）は時刻ｔ４〜ｔ
５でＬレベルになるが、このＬレベルは０電位よりも閾
値電圧（Ｖｔｈ）分だけ高い電位（＋Ｖｔｈ）である。

【００４８】ここで、ｐＭＯＳトランジスタ（Ｔｒ１
２）から転送された第２クロック信号ｐｈｉ２は、２個
（偶数個）のＣＭＯＳインバータ（ｉ１２，ｉ１３）に
よって２回（偶数回）反転されるので、ノード（ｎ１
３）の前述した閾値電圧（＋Ｖｔｈ）分の電位を完全に
０電位に設定したＬレベルの出力信号ｏｕｔ１として出
力することができる。

【００４９】次に、このｐＭＯＳトランジスタ（Ｔｒ１
２）から転送された第２クロック信号ｐｈｉ２は、Ｈレ
ベルのときｎＭＯＳトランジスタ（Ｔｒ１３）をオンに
して、このｎＭＯＳトランジスタ（Ｔｒ１３）から信号
が出力される。

【００５０】そして、このｎＭＯＳトランジスタ（Ｔｒ
１３）から出力される信号は、同段のレジスタ部の第２
回路におけるＣＭＯＳインバータ（ｉ２１）の入力信号
になる。すなわち、ＣＭＯＳインバータ（ｉ２１）のゲ
ート側のノード（ｎ１４）では、電荷が蓄積され、時刻
ｔ３〜ｔ７でノード（ｎ１４）はＶＤＤ−Ｖｔｈにな
る。

【００５１】そして、時刻ｔ３〜ｔ７で第２クロック信
号ｐｈｉ２（入力信号）はＣＭＯＳインバータ（ｉ２
１）によって反転されてＬレベルになり、ｐＭＯＳトラ
ンジスタ（Ｔｒ２２）のゲート入力になる。つまり、ノ
ード（ｎ２２）は時刻ｔ３〜ｔ７でＬレベルになる。

【００５２】次いで、時刻ｔ３〜ｔ７でｐＭＯＳトラン
ジスタ（Ｔｒ２２）のゲート入力がＬレベルであり、こ
のｐＭＯＳトランジスタ（Ｔｒ２２）がオンになってい
るので、第１クロック信号ｐｈｉ１が転送される。つま
り、ノード（ｎ２３）は時刻ｔ５〜ｔ６でＨレベルにな
る。

【００５３】このｐＭＯＳトランジスタ（Ｔｒ２２）か
ら転送された第１クロック信号ｐｈｉ１は、２個（偶数
個）のＣＭＯＳインバータ（ｉ２２，ｉ２３）によって
２回（偶数回）反転されて出力信号ｏｕｔ２として出力
される。このようにこの第２回路においては、第１クロ
ック信号ｐｈｉ１に同期した出力信号ｏｕｔ２を得るこ
とができる。また、ノード（ｎ２３）は時刻ｔ６〜ｔ７
でＬレベルになるが、このＬレベルは０電位よりも閾値
電圧（Ｖｔｈ）分だけ高い電位（＋Ｖｔｈ）である。

【００５４】ここで、ｐＭＯＳトランジスタ（Ｔｒ２
２）から転送された第１クロック信号ｐｈｉ１は、２個
（偶数個）のＣＭＯＳインバータ（ｉ２２，ｉ２３）に
より２回（偶数回）反転されるので、ノード（ｎ２３）
の前述した閾値電圧（Ｖｔｈ）分の＋Ｖｔｈ電位を完全
に０電位に設定したＬレベルの出力信号ｏｕｔ２として
出力することができる。

【００５５】次に、このｐＭＯＳトランジスタ（Ｔｒ２
２）から転送された第１クロック信号ｐｈｉ１は、Ｈレ
ベルのときｎＭＯＳトランジスタ（Ｔｒ２３）をオンに
して、このｎＭＯＳトランジスタ（Ｔｒ２３）から信号
が出力される。

【００５６】そして、このｎＭＯＳトランジスタ（Ｔｒ
２３）から転送される信号は、次段のレジスタ部の第１
回路におけるＣＭＯＳインバータ（ｉ３１）の入力信号
になる。すなわち、ＣＭＯＳインバータ（ｉ３１）のゲ
ート側のノード（ｎ２４）では、電荷が蓄積され、時刻
ｔ５〜ｔ９でノード（ｎ２４）はＶＤＤ−Ｖｔｈにな
る。

【００５７】そして、時刻ｔ５〜ｔ９で第１クロック信
号ｐｈｉ１（入力信号）はＣＭＯＳインバータ（ｉ３
１）によって反転されてＬレベルになり、ｐＭＯＳトラ
ンジスタ（Ｔｒ３２）のゲート入力になる。つまり、ノ
ード（ｎ３２）は時刻ｔ５〜ｔ９でＬレベルになる。

【００５８】２段目以降の各段のレジスタ部では、各段
のレジスタ部における第１回路および第２回路が以上の
動作を繰り返すことにより、該当するクロック信号に同
期した各出力信号ｏｕｔ３，ｏｕｔ４…を各段のレジス
タ部における第１回路および第２回路から得ることがで
きる。

【００５９】次に、撮像装置（固体撮像装置）において
マトリクス状に配置された画素を順次選択するための走
査回路（垂直シフトレジスタおよび水平シフトレジス
タ）に第１実施形態のシフトレジスタ回路を用いた態様
について図３を参照しながら説明する。図３は、本発明
にかかるシフトレジスタ回路を採用した撮像装置（固体
撮像装置）の一例を示す構成図である。なお、ここでは
ＭＯＳ型固体撮像装置を撮像装置（固定撮像装置）の一
例として掲げるが、撮像装置（固体撮像装置）には他に
ＣＣＤ等がある。

【００６０】例えば、図３に示されるようなＭＯＳ型固
体撮像装置にあっては、マトリクス状に分割された各画
素に、ｎＭＯＳトランジスタとフォトダイオードとが配
置され、このフォトダイオードで光電変換された信号電
荷を取り出す走査を行なう走査回路として機能させる垂
直シフトレジスタおよび水平シフトレジスタが設けられ
ている。

【００６１】この撮像装置にあっては、垂直シフトレジ
スタから出力される出力信号（パルス）が垂直方向にお
ける各行（Ｘアドレス）に対応する上から下の各垂直走
査線に対して順次送られ、水平シフトレジスタから出力
される出力信号（パルス）が水平方向における各列（Ｙ
アドレス）に対応する左から右の各水平スイッチトラン
ジスタに対して順次送られることにより、各アドレス
（Ｘ，Ｙ）の画素が順次選択されるようになっている。

【００６２】垂直シフトレジスタから出ている各垂直走
査線には、ｎＭＯＳトランジスタが画素毎に設けられ、
それらのゲートがそれぞれ接続されている。垂直シフト
レジスタのある行（Ｘアドレス）での出力信号（パル
ス）によって、その行（Ｘアドレス）の各ｎＭＯＳトラ
ンジスタがすべてオンになり、蓄積されていた信号電荷
が垂直信号線に送出される。

【００６３】また、各垂直信号線に水平スイッチトラン
ジスタが設けられており、水平シフトレジスタからの出
力信号（パルス）が、左から右にシフトされるのにつれ
て、水平スイッチトランジスタを順次オンにして、各垂
直信号線にある信号電荷が出力線から読み出される。こ
の撮像装置（固体撮像装置）では、以上の動作を順次継
続して行なうことにより、２次元に配置された各画素の
信号をすべて読み出すことができる。

【００６４】次に、表示装置においてマトリクス状に配
置された画素を順次選択するための走査回路（走査電極
シフトレジスタおよび信号電極シフトレジスタ）に第１
実施形態のシフトレジスタ回路を採用した態様について
図４を参照しながら説明する。図４は、本発明にかかる
シフトレジスタ回路を採用した表示装置の一例を示す構
成図である。

【００６５】例えば、図４に示されるようなアクティブ
マトリクス方式による液晶表示装置にあっては、マトリ
クス状に分割された各画素に、液晶セルとＴＦＴ（薄膜
トランジスタ）とが配置され、表示画素の走査を行なう
走査回路として機能させる走査電極シフトレジスタおよ
び信号電極シフトレジスタが用いられている。

【００６６】この表示装置にあっては、走査電極シフト
レジスタから出力される出力信号（パルス）が垂直方向
における各行（各Ｘアドレス）に対応する上から下の各
走査電極に対して順次送られ、信号電極シフトレジスタ
から出力される出力信号（パルス）が水平方向における
各列（Ｙアドレス）に対応する左から右の各信号電極に
対して順次送られることにより、各アドレス（Ｘ，Ｙ）
の画素が順次選択されるようになっている。

【００６７】走査電極シフトレジスタから出ている各走
査電極には、画素毎に設けられたＴＦＴ（薄膜トランジ
スタ）のゲートがそれぞれ接続されている。走査電極シ
フトレジスタのある行（Ｘアドレス）での出力信号（パ
ルス）によって、その行（Ｘアドレス）の各ＴＦＴがす
べてオンになる。

【００６８】また、各信号電極シフトレジスタから出力
される出力信号が信号電極を介して各画素に送られる
と、画素セルの一方側の信号電極と液晶セルの他方の共
通電極（全画素共通の電極）との間に電位差が発生し、
液晶の配列状態が変化し、光を透過させることにより、
選択した画素を表示させる。以上の動作を順次継続して
行なうことにより、２次元に配置された画素をすべて表
示させることができる。

【００６９】このように、第１実施形態におけるシフト
レジスタ回路にあっては、キャパシタを設けることなく
信号電圧の減衰を防止し、トランジスタの微細化に対応
することができるとともに、その微細化に伴う電源電圧
の低下にも対応することができる。特に、キャパシタを
設けることなくシフトレジスタ回路を構成するようにし
たので、回路規模を大幅に縮小することができる。ま
た、前述したように回路規模の縮小を図ることができる
とともに、出力信号のＬレベルを完全なＬレベルの出力
信号として出力することができる。さらに、この第１実
施形態においては、前述したシフトレジスタ回路を撮像
装置（固体撮像装置）や表示装置において画素を順次選
択するための走査回路に用いることにより、高精細化を
図ることができる。

【００７０】次に、本発明の第２実施形態について図５
を参照しながら説明する。図５は本発明にかかる第２実
施形態におけるシフトレジスタ回路の構成を示す回路図
である。図５に示される第２実施形態は、第１実施形態
と同様に、撮像装置（固体撮像装置）や表示装置におけ
る走査回路に用いるシフトレジスタ回路である。このシ
フトレジスタ回路を用いた走査回路においては、マトリ
クス状に配置された画素が順次選択される。

【００７１】この第２実施形態におけるシフトレジスタ
回路は、第１実施形態と同様に、相互に位相が異なるク
ロック信号（第１クロック信号ｐｈｉ１および第２クロ
ック信号ｐｈｉ２）に同期した出力信号（ｏｕｔ１，ｏ
ｕｔ２，ｏｕｔ３，ｏｕｔ４…）を得るにあたり、後述
する第１回路および第２回路を一対として多段状に縦列
接続される複数のレジスタ部と、初段の１段目レジスタ
部に入力信号ｉｎを入力する入力回路と、によって構成
されている。

【００７２】この第２実施形態の各段のレジスタ部にお
ける第１回路および第２回路には、入力信号（入力信号
ｉｎ，第１クロック信号ｐｈｉ１，第２クロック信号ｐ
ｈｉ２）を反転させるＣＭＯＳインバータ（ｉ１１，ｉ
２１，ｉ３１，ｉ４１…等）と、このＣＭＯＳインバー
タにより反転された入力信号によってクロック信号（第
１クロック信号ｐｈｉ１，第２クロック信号ｐｈｉ２
等）の転送がスイッチング制御されるｐＭＯＳトランジ
スタ（Ｔｒ１２，Ｔｒ２２，Ｔｒ３２，Ｔｒ４２…等）
と、を含む単位回路が備えられている。

【００７３】また、第２実施形態の入力回路は、第１ク
ロック信号ｐｈｉ１によって入力信号ｉｎの転送がスイ
ッチング制御されるｎＭＯＳトランジスタ（Ｔｒ１１）
からなっており、第１クロック信号ｐｈｉ１がＨレベル
のとき、入力信号ｉｎ（入力信号）を初段の１段目レジ
スタ部における第１回路に転送する。

【００７４】この第２実施形態の１段目レジスタ部にお
ける第１回路に備えられている単位回路には、入力信号
ｉｎ（入力信号）を反転させるＣＭＯＳインバータ（ｉ
１１）と、このＣＭＯＳインバータにより反転された入
力信号によってスイッチング制御され、第２クロック信
号ｐｈｉ２を転送するｐＭＯＳトランジスタ（Ｔｒ１
２）と、が配設されているほか、前記ＣＭＯＳインバー
タ（ｉ１１）により反転された入力信号ｉｎをさらに反
転させる他のＣＭＯＳインバータ（ｉ１５）と、前記ｐ
ＭＯＳトランジスタ（Ｔｒ１２）のドレインおよびソー
ス間に結線され、前記他のＣＭＯＳインバータ（ｉ１
５）により反転された入力信号ｉｎによって前記第２ク
ロック信号ｐｈｉ２の転送がスイッチング制御されるｎ
ＭＯＳトランジスタ（Ｔｒ１６）と、が配設されてい
る。ここで、ｐＭＯＳトランジスタ（Ｔｒ１２）および
ｎＭＯＳトランジスタ（Ｔｒ１６）は、トランスミッシ
ョンゲートを構成しており、オンになっているときは、
第２クロック信号ｐｈｉ２のＨレベルおよびＬレベルを
完全に転送することができるようになっている。

【００７５】他方、この第２実施形態の１段目レジスタ
部における第２回路に備えられている単位回路には、同
段のレジスタ部における第１回路に備えられている単位
回路のｎＭＯＳトランジスタ（Ｔｒ１３）から出力され
た信号を反転させるＣＭＯＳインバータ（ｉ２１）と、
このＣＭＯＳインバータにより反転された第２クロック
信号ｐｈｉ２によってスイッチング制御され、第１クロ
ック信号ｐｈｉ１を転送するｐＭＯＳトランジスタ（Ｔ
ｒ２２）と、が配設されているほか、前記ＣＭＯＳイン
バータ（ｉ２１）により反転された第２クロック信号ｐ
ｈｉ２をさらに反転させる他のＣＭＯＳインバータ（ｉ
２５）と、前記ｐＭＯＳトランジスタ（Ｔｒ２２）のド
レインおよびソース間に結線され、前記他のＣＭＯＳイ
ンバータ（ｉ２５）により反転された第２クロック信号
ｐｈｉ２によって前記第１クロック信号ｐｈｉ１の転送
がスイッチング制御されるｎＭＯＳトランジスタ（Ｔｒ
２６）と、が配設されている。ここで、ｐＭＯＳトラン
ジスタ（Ｔｒ２２）およびｎＭＯＳトランジスタ（Ｔｒ
２６）は、トランスミッションゲートを構成しており、
オンになっているときは、第１クロック信号ｐｈｉ１の
ＨレベルおよびＬレベルを完全に転送することができる
ようになっている。

【００７６】この第２実施形態におけるシフトレジスタ
回路に配設されている各ＣＭＯＳインバータは、第１実
施形態におけるシフトレジスタ回路に配置されているＣ
ＭＯＳインバータと同様に、図１（ｂ）に示されるよう
に構成されているものである。

【００７７】なお、図５において、２段目以降の各段の
レジスタ部における第１回路の単位回路の構成は、１段
目レジスタ部における第１回路の単位回路の構成と略同
一である。したがって、２段目レジスタ部における第１
回路の単位回路の構成には、１段目レジスタ部における
第１回路の単位回路の構成に対応させて、３０番台の参
照番号を付している。また、２段目以降の各段のレジス
タ部における第２回路の単位回路の構成は、１段目レジ
スタ部における第２回路の単位回路の構成と略同一であ
る。したがって、２段目レジスタ部における第２回路の
単位回路の構成には、１段目レジスタ部における第２回
路の単位回路の構成に対応させて、４０番台の参照番号
を付している。

【００７８】次に、第２実施形態におけるシフトレジス
タ回路の動作について図５および図６を参照しながら説
明する。図６は第２実施形態におけるシフトレジスタ回
路の動作を示すタイミングチャートである。まず、時刻
ｔ１〜ｔ２で第１クロック信号ｐｈｉ１がＨレベルにな
ると、入力回路のｎＭＯＳトランジスタ（Ｔｒ１１）が
オンになり入力信号ｉｎが、初段の１段目レジスタ部の
第１回路におけるＣＭＯＳインバータ（ｉ１１）に入力
信号として転送される。すなわち、ＣＭＯＳインバータ
（ｉ１１）のゲート側のノード（ｎ１１）では、電荷が
蓄積され、時刻ｔ１〜ｔ５でノード（ｎ１１）はＶＤＤ
−Ｖｔｈになる。

【００７９】そして、時刻ｔ１〜ｔ５で入力信号ｉｎは
ＣＭＯＳインバータ（ｉ１１）によって反転されてＬレ
ベルになり、ｐＭＯＳトランジスタ（Ｔｒ１２）のゲー
ト入力になる。つまり、ノード（ｎ１２）は時刻ｔ１〜
ｔ５でＬレベルになる。また、ｐＭＯＳトランジスタ
（Ｔｒ１２）のゲート入力は、ＣＭＯＳインバータ（ｉ
１５）により反転されてｎＭＯＳトランジスタ（Ｔｒ１
６）のゲート入力になる。つまり、ノード（ｎ１６）は
時刻ｔ１〜ｔ５でＨレベルになる。

【００８０】次いで、時刻ｔ１〜ｔ５でｐＭＯＳトラン
ジスタ（Ｔｒ１２）のゲート入力がＬレベルであり、こ
のｐＭＯＳトランジスタ（Ｔｒ１２）がオンになってい
る。また、時刻ｔ１〜ｔ５でｎＭＯＳトランジスタ（Ｔ
ｒ１６）のゲート入力がＨレベルであり、このｎＭＯＳ
トランジスタ（Ｔｒ１６）がオンになっている。したが
って、ｐＭＯＳトランジスタ（Ｔｒ１２）およびｎＭＯ
Ｓトランジスタ（Ｔｒ１６）により構成されたトランス
ミッションゲートで転送される第２クロック信号ｐｈｉ
２は、そのＨレベルおよびＬレベルが完全に転送され
（ノード（ｎ１３））、出力信号ｏｕｔ１として出力さ
れる。このように、この第１回路においては、第２クロ
ック信号ｐｈｉ２に同期した出力信号ｏｕｔ１を得るこ
とができる。

【００８１】ここでは、ｐＭＯＳトランジスタ（Ｔｒ１
２）およびｎＭＯＳトランジスタ（Ｔｒ１６）によって
トランスミッションゲートを構成し、第２クロック信号
ｐｈｉ２のＨレベルおよびＬレベルを完全に転送するよ
うにしたので、第２クロック信号ｐｈｉ２のＬレベルが
０電位で転送される。したがって、この第２実施形態に
おける１段目レジスタ部の第１回路では、第１実施形態
で述べたような２個（偶数個）のＣＭＯＳインバータ
（ｉ１２，ｉ１３）は必ずしも必要ではない。

【００８２】次に、このｐＭＯＳトランジスタ（Ｔｒ１
２）およびｎＭＯＳトランジスタ（Ｔｒ１６）により構
成されたトランスミッションゲートから転送された第２
クロック信号ｐｈｉ２は、ＨレベルのときｎＭＯＳトラ
ンジスタ（Ｔｒ１３）をオンにして、このｎＭＯＳトラ
ンジスタ（Ｔｒ１３）から信号が出力される。

【００８３】そして、このｎＭＯＳトランジスタ（Ｔｒ
１３）から出力される信号は、同段のレジスタ部の第２
回路におけるＣＭＯＳインバータ（ｉ２１）の入力信号
になる。すなわち、ＣＭＯＳインバータ（ｉ２１）のゲ
ート側のノード（ｎ１４）では、電荷が蓄積され、時刻
ｔ３〜ｔ７でノード（ｎ１４）はＶＤＤ−Ｖｔｈにな
る。

【００８４】そして、時刻ｔ３〜ｔ７で第２クロック信
号ｐｈｉ２（入力信号）はＣＭＯＳインバータ（ｉ２
１）によって反転されてＬレベルになり、ｐＭＯＳトラ
ンジスタ（Ｔｒ２２）のゲート入力になる。つまり、ノ
ード（ｎ２２）は時刻ｔ３〜ｔ７でＬレベルになる。ま
た、時刻ｔ３〜ｔ７でｐＭＯＳトランジスタ（Ｔｒ２
２）のゲート入力は、ＣＭＯＳインバータ（ｉ２５）に
より反転されてｎＭＯＳトランジスタ（Ｔｒ２６）のゲ
ート入力になる。つまり、ノード（ｎ２６）は時刻ｔ３
〜ｔ７でＨレベルになる。

【００８５】次いで、時刻ｔ３〜ｔ７でｐＭＯＳトラン
ジスタ（Ｔｒ２２）のゲート入力がＬレベルであり、こ
のｐＭＯＳトランジスタ（Ｔｒ２２）がオンになってい
る。また、時刻ｔ３〜ｔ７でｎＭＯＳトランジスタ（Ｔ
ｒ２６）のゲート入力がＨレベルであり、このｎＭＯＳ
トランジスタ（Ｔｒ２６）がオンになっている。したが
って、ｐＭＯＳトランジスタ（Ｔｒ２２）およびｎＭＯ
Ｓトランジスタ（Ｔｒ２６）により構成されたトランス
ミッションゲートで転送される第１クロック信号ｐｈｉ
１は、そのＨレベルおよびＬレベルが完全に転送され
（ノード（ｎ２３））、出力信号ｏｕｔ２として出力さ
れる。このように、この第２回路においては、第１クロ
ック信号ｐｈｉ１に同期した出力信号ｏｕｔ２を得るこ
とができる。

【００８６】ここでは、ｐＭＯＳトランジスタ（Ｔｒ２
２）およびｎＭＯＳトランジスタ（Ｔｒ２６）によって
トランスミッションゲートを構成し、第１クロック信号
ｐｈｉ１のＨレベルおよびＬレベルを完全に転送するよ
うにしたので、第１クロック信号ｐｈｉ１のＬレベルが
０電位で転送される。したがって、この第２実施形態に
おける１段目レジスタ部の第２回路では、第１実施形態
で述べたような２個（偶数個）のＣＭＯＳインバータ
（ｉ２２，ｉ２３）は必ずしも必要ではない。

【００８７】次に、このｐＭＯＳトランジスタ（Ｔｒ２
２）およびｎＭＯＳトランジスタ（Ｔｒ２６）から転送
された第１クロック信号ｐｈｉ１は、Ｈレベルのときｎ
ＭＯＳトランジスタ（Ｔｒ２３）をオンにして、このｎ
ＭＯＳトランジスタ（Ｔｒ２３）から信号が出力され
る。

【００８８】そして、このｎＭＯＳトランジスタ（Ｔｒ
２３）から出力される信号は、次段のレジスタ部の第１
回路におけるＣＭＯＳインバータ（ｉ３１）の入力信号
になる。すなわち、ＣＭＯＳインバータ（ｉ３１）のゲ
ート側のノード（ｎ２４）では、電荷が蓄積され、時刻
ｔ５〜ｔ９でノード（ｎ２４）はＶＤＤ−Ｖｔｈにな
る。

【００８９】そして、時刻ｔ５〜ｔ９で第１クロック信
号ｐｈｉ１（入力信号）はＣＭＯＳインバータ（ｉ３
１）によって反転されてＬレベルになり、ｐＭＯＳトラ
ンジスタ（Ｔｒ３２）のゲート入力になる。つまり、ノ
ード（ｎ３２）は時刻ｔ５〜ｔ９でＬレベルになる。

【００９０】２段目以降の各段のレジスタ部では、各段
のレジスタ部における第１回路および第２回路が以上の
動作を繰り返すことにより、該当するクロック信号に同
期した各出力信号（ｏｕｔ３，ｏｕｔ４…）を各段のレ
ジスタ部における第１回路および第２回路から得ること
ができる。

【００９１】この第２実施形態のシフトレジスタ回路
は、前述した第１実施形態と同様に、図３に倣って撮像
装置（固体撮像装置）において採用したり、また図４に
倣って表示装置において採用したりすることができる。
ここでは、撮像装置（固体撮像装置）において採用する
態様や、また図４に倣って表示装置において採用する態
様については、第１実施形態と概ね同様であり、重複説
明を避ける。

【００９２】このように、第２実施形態におけるシフト
レジスタ回路にあっては、キャパシタを設けることなく
信号電圧の減衰を防止し、トランジスタの微細化に対応
することができるとともに、その微細化に伴う電源電圧
の低下にも対応することができる。特に、キャパシタを
設けることなくシフトレジスタ回路を構成するようにし
たので、回路規模を大幅に縮小することができる。ま
た、構成素子数を極力少なくすることにより回路規模の
縮小を図ることができるとともに、クロック信号のＨレ
ベルおよびＬレベルに適切に対応した出力信号を出力す
ることができる。さらに、この第２実施形態において
は、前述したシフトレジスタ回路を撮像装置（固体撮像
装置）や表示装置において画素を順次選択するための走
査回路に用いることにより、高精細化を図ることができ
る。

【００９３】次に、本発明の第３実施形態について図７
を参照しながら説明する。図７において（ａ）は本発明
にかかる第３実施形態におけるシフトレジスタ回路の構
成を示す回路図であり、（ｂ）は図７（ａ）におけるＣ
ＭＯＳインバータ（ｉ１６，ｉ２６，ｉ３６，ｉ４６
…）の構成図である。図７（ａ）および（ｂ）に示され
る第３実施形態は、第１実施形態および第２実施形態と
同様に、撮像装置（固体撮像装置）や表示装置における
走査回路に用いるシフトレジスタ回路である。このシフ
トレジスタ回路を用いた走査回路においては、マトリク
ス状に配置された画素が順次選択される。

【００９４】この第３実施形態におけるシフトレジスタ
回路は、第１実施形態および第２実施形態と同様に、相
互に位相が異なるクロック信号（第１クロック信号ｐｈ
ｉ１，第２クロック信号ｐｈｉ２）に同期した出力信号
（ｏｕｔ１，ｏｕｔ２，ｏｕｔ３，ｏｕｔ４…）を得る
にあたり、後述する第１回路および第２回路を一対とし
て多段状に縦列接続される複数のレジスタ部と、初段の
１段目レジスタ部における第１回路に入力信号ｉｎを入
力する入力回路と、によって構成されている。

【００９５】この第３の実施形態では、前述した第１実
施形態において説明したｐＭＯＳトランジスタ（Ｔｒ１
２，Ｔｒ２２，Ｔｒ３２，Ｔｒ４２…）の代わりに、Ｃ
ＭＯＳインバータ（ｉ１６，ｉ２６，ｉ３６，ｉ４６
…）を配置したものである。

【００９６】このＣＭＯＳインバータ（ｉ１６，ｉ２
６，ｉ３６，ｉ４６…）においては、図７（ｂ）に示さ
れるように、当該ＣＭＯＳインバータ（ｉ１６，ｉ２
６，ｉ３６，ｉ４６…）を構成するｐＭＯＳトランジス
タのサブストレート基板が電源電圧源に接続されてい
る。

【００９７】すなわち、ＣＭＯＳインバータ（ｉ１６，
ｉ２６，ｉ３６，ｉ４６…）においては、ノードｎ１２
がＬレベルのとき、ｐＭＯＳトランジスタがオン、ｎＭ
ＯＳトランジスタがオフであり、ｐＭＯＳトランジスタ
のみに着目して考えることができ、第１実施形態のシフ
トレジスタ回路と等価である。

【００９８】したがって、第２クロック信号ｐｈｉ２が
Ｈレベルになると、ノードｎ１３の電位は電源電圧ＶＤ
ＤになりＨレベルが完全に転送される。そして、第２ク
ロック信号ｐｈｉ２がＬレベルになると、ノードｎ１３
の電位は０電位よりも閾値電圧（Ｖｔｈ）分だけ高い電
位（＋Ｖｔｈ）である。

【００９９】この閾値電圧（Ｖｔｈ）分による＋Ｖｔｈ
の電位を出力信号のＬレベルとして０電位にするため
に、前述した第１実施形態と同様に、各段のレジスタ部
における第１回路および第２回路の単位回路では、ＣＭ
ＯＳインバータ（（ｉ１２，ｉ１３），（ｉ２２，ｉ２
３），（ｉ３２，ｉ３３），（ｉ４２，ｉ４３）…）に
よって２回（偶数回）反転させる。このように、２個
（偶数個）のＣＭＯＳインバータ（（ｉ１２，ｉ１
３），（ｉ２２，ｉ２３），（ｉ３２，ｉ３３），（ｉ
４２，ｉ４３）…）により２回（偶数回）反転させるの
で、ノード（ｎ１３）の前述した閾値電圧（Ｖｔｈ）分
の＋Ｖｔｈ電位を完全に０電位に設定したＬレベルの出
力信号（ｏｕｔ１，ｏｕｔ２，ｏｕｔ３，ｏｕｔ４…）
として出力することができる。

【０１００】なお、この第３実施形態においては、ノー
ド（ｎ１２，ｎ２２，ｎ３２，ｎ４２…）がＨレベルの
とき、ＣＭＯＳインバータ（ｉ１６，ｉ２６，ｉ３６，
ｉ４６…）を構成するｎＭＯＳトランジスタがオンにな
っており、ノード（ｎ１３，ｎ２３，ｎ３３，ｎ４３
…）における出力状態がリセットされるようになってい
るので、第１実施形態および第２実施形態におけるリセ
ット用のｎＭＯＳトランジスタ（Ｔｒ１５，Ｔｒ２５，
Ｔｒ３５，Ｔｒ４５…）は不要である。

【０１０１】この第３実施形態のシフトレジスタ回路に
おける他の構成については、第１実施形態のシフトレジ
スタ回路の構成と同様であり、ここでは重複説明を避け
る。この第３実施形態におけるシフトレジスタ回路に配
設されているＣＭＯＳインバータ（ｉ１６，ｉ２６，ｉ
３６，ｉ４６…）以外の他の各ＣＭＯＳインバータは、
第１実施形態におけるシフトレジスタ回路に配置されて
いるＣＭＯＳインバータと同様に、図１（ｂ）に示され
るように構成されているものである。

【０１０２】第３実施形態におけるシフトレジスタ回路
は、第１実施形態におけるシフトレジスタ回路と同様
に、図２のタイミングチャートに示されるように動作す
ることになる。ここでは、第１実施形態におけるシフト
レジスタ回路の動作説明との重複説明を避ける。

【０１０３】この第３実施形態のシフトレジスタ回路
は、前述した第１実施形態と同様に、図３に倣って撮像
装置（固体撮像装置）において採用したり、また図４に
倣って表示装置において採用したりすることができる。
ここでは、撮像装置（固体撮像装置）において採用する
態様や、また表示装置において採用する態様について
は、第１実施形態と概ね同様であり、重複説明を避け
る。

【０１０４】第３実施形態におけるシフトレジスタ回路
にあっては、第１実施形態と同様に、キャパシタを設け
ることなく信号電圧の減衰を防止し、トランジスタの微
細化に対応することができるとともに、その微細化に伴
う電源電圧の低下にも対応することができる。特に、キ
ャパシタを設けることなくシフトレジスタ回路を構成す
るようにしたので、回路規模を大幅に縮小することがで
きる。また、前述したように回路規模の縮小を図ること
ができるとともに、出力信号のＬレベルを完全なＬレベ
ルの出力信号として出力することができる。さらに、こ
の第３実施形態においては、前述したシフトレジスタ回
路を撮像装置（固体撮像装置）や表示装置において画素
を順次選択するための走査回路に用いることにより、高
精細化を図ることができる。

【０１０５】

【発明の効果】本発明にかかる請求項１のシフトレジス
タ回路によれば、シフトレジスタ回路においてキャパシ
タを設けることなく信号電圧の減衰を防止し、トランジ
スタの微細化に対応できるとともに、その微細化に伴う
電源電圧の低下にも対応することができる。

【０１０６】本発明にかかる請求項２のシフトレジスタ
回路によれば、回路規模の縮小を図ることができるとと
もに、出力信号のＬレベルを完全なＬレベルの出力信号
として出力することができる。

【０１０７】本発明にかかる請求項３のシフトレジスタ
回路によれば、構成素子数を極力少なくすることにより
回路規模の縮小を図ることができるとともに、クロック
信号のＨレベルおよびＬレベルに適切に対応した出力信
号を出力することができる。

【０１０８】本発明にかかる請求項４の撮像装置によれ
ば、キャパシタを設けることなく構成した請求項１〜３
の何れかのシフトレジスタ回路を撮像装置において画素
を順次選択するための走査回路に用いることにより、高
精細化を図ることができる。

【０１０９】本発明にかかる請求項５の表示装置によれ
ば、キャパシタを設けることなく構成した請求項１〜３
の何れかのシフトレジスタ回路を表示装置において画素
を順次選択するための走査回路に用いることにより、高
精細化を図ることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明にかかる第１実施形態における
シフトレジスタ回路の構成を示す回路図であり、（ｂ）
は図１（ａ）における各ＣＭＯＳインバータの構成図で
ある。

【図２】第１実施形態および第３実施形態におけるシフ
トレジスタ回路の動作を示すタイミングチャートであ
る。

【図３】本発明にかかるシフトレジスタ回路を採用した
撮像装置（固体撮像装置）の一例を示す構成図である。

【図４】本発明にかかるシフトレジスタ回路を採用した
表示装置の一例を示す構成図である。

【図５】本発明にかかる第２実施形態におけるシフトレ
ジスタ回路の構成を示す回路図である。

【図６】第２実施形態におけるシフトレジスタ回路の動
作を示すタイミングチャートである。

【図７】（ａ）は本発明にかかる第３実施形態における
シフトレジスタ回路の構成を示す回路図であり、（ｂ）
は図７（ａ）におけるＣＭＯＳインバータｉ１６，ｉ２
６，ｉ３６，ｉ４６…の構成図である。

【図８】従来のシフトレジスタ回路の構成を示す回路図
である。

【図９】従来のシフトレジスタ回路の動作を示すタイミ
ングチャートである。

【符号の説明】

Ｔｒ１１，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６，
Ｔｒ２３，Ｔｒ２４，Ｔｒ２５，Ｔｒ２６，Ｔｒ３３，
Ｔｒ３４，Ｔｒ３５，Ｔｒ３６，Ｔｒ４３，Ｔｒ４４，
Ｔｒ４５，Ｔｒ４６ ｎＭＯＳトランジスタ Ｔｒ１２，Ｔｒ２２，Ｔｒ３２，Ｔｒ４２ ｐＭＯＳト
ランジスタ ｉ１１，ｉ１２，ｉ１３，ｉ１５，ｉ１６，ｉ２１，ｉ
２２，ｉ２３，ｉ２５，ｉ２６，ｉ３１，ｉ３２，ｉ３
３，ｉ３５，ｉ３６，ｉ４１，ｉ４２，ｉ４３，ｉ４
５，１４６ ＣＭＯＳインバータ ｎ１１，ｎ１２，ｎ１３，ｎ１４，ｎ１６，ｎ２２，ｎ
２３，ｎ２４，ｎ２６，ｎ３２，ｎ３３，ｎ３４，ｎ３
６，ｎ４２，ｎ４３，ｎ４４，ｎ４６ ノードｉｎ 入
力信号 ｐｈｉ１ 第１クロック信号（入力信号） ｐｈｉ２ 第２クロック信号（入力信号） ｏｕｔ１〜ｏｕｔ４ 出力信号 Ｔｒ１１１，Ｔｒ１１２，Ｔｒ１１３，Ｔｒ１１４，Ｔ
ｒ１１５，Ｔｒ１２３，Ｔｒ１２２，Ｔｒ１２４，Ｔｒ
１２５，Ｔｒ１３２，Ｔｒ１３３，Ｔｒ１３４，Ｔｒ１
３５，Ｔｒ１４２，Ｔｒ１４３，Ｔｒ１４４，Ｔｒ１４
５ ｎＭＯＳトランジスタ ｎ１１１，ｎ１１２，ｎ１１３，ｎ１２２，ｎ１２３，
ｎ１３２，ｎ１３３，ｎ１４２，ｎ１４３ ノード Ｃ１〜Ｃ４ キャパシタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大竹 浩 東京都世田谷区砧一丁目10番11号 日本放 送協会 放送技術研究所内 (72)発明者 渡辺 敏英 東京都世田谷区砧一丁目10番11号 日本放 送協会 放送技術研究所内 (72)発明者 国分 秀樹 東京都世田谷区砧一丁目10番11号 日本放 送協会 放送技術研究所内 Ｆターム(参考） 4M118 AA10 AB01 BA14 CA02 FA06 FA50 5C024 CY16 GX16 HX40 5C080 AA10 BB05 DD25 DD30 FF11 GG07 JJ02 JJ03 JJ04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期した出力信号を得る
   複数のレジスタ部を多段状に縦列接続したシフトレジス
   タ回路であって、 前記レジスタ部は、 入力信号を反転させて転送するＣＭＯＳインバータと、 このＣＭＯＳインバータにより反転された入力信号によ
   ってスイッチング制御され、クロック信号を転送するｐ
   ＭＯＳトランジスタと、を含む単位回路を備えることを
   特徴とするシフトレジスタ回路。
2. 【請求項２】 前記単位回路は、 前記ｐＭＯＳトランジスタから転送されるクロック信号
   を偶数回反転させて転送する偶数個のＣＭＯＳインバー
   タを、さらに含むことを特徴とする請求項１に記載のシ
   フトレジスタ回路。
3. 【請求項３】 前記単位回路は、 請求項１の前記ＣＭＯＳインバータから転送される入力
   信号をさらに反転させる他のＣＭＯＳインバータと、前
   記ｐＭＯＳトランジスタのドレインおよびソース間に結
   線され、前記他のＣＭＯＳインバータから転送された入
   力信号によってスイッチング制御され、前記クロック信
   号を転送するｎＭＯＳトランジスタと、をさらに含むこ
   とを特徴とする請求項１に記載のシフトレジスタ回路。
4. 【請求項４】 画素を順次選択するための走査回路を備
   える撮像装置であって、 前記走査回路は、 前記請求項１〜３の何れか１項に記載のシフトレジスタ
   回路を備えることを特徴とする撮像装置。
5. 【請求項５】 画素を順次選択するための走査回路を備
   える表示装置であって、 前記走査回路は、 前記請求項１〜３の何れか１項に記載のシフトレジスタ
   回路を備えることを特徴とする表示装置。