JP2004064347A

JP2004064347A - 表示装置

Info

Publication number: JP2004064347A
Application number: JP2002218687A
Authority: JP
Inventors: Taku Nakamura; 中　村　　　卓; Hiroyoshi Hayashi; 林　　　宏　宜
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2002-07-26
Filing date: 2002-07-26
Publication date: 2004-02-26
Anticipated expiration: 2022-07-26
Also published as: JP4008777B2

Abstract

【課題】センサで取り込んだ画像データを簡易な手法でホストコンピュータに伝送可能な表示装置を提供する。
【解決手段】表示装置の各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷をＡ／Ｄ変換する検出回路４１とを有する。検出回路４１は、アレイ基板の額縁部分に設けられる。検出回路４１は、各検出線ごとに、トランジスタＱ７，Ｑ８と、キャパシタＣ４及びインバータＩＶ１からなるアンプ４２と、インバータＩＶ２と、ラッチ４３と、トランジスタＱ９と、トランジスタＱ１０及びレジスタ回路４４からなるシフトレジスタ４５とを有する。シフトレジスタ４５を第１及び第２シフトレジスタ部４５ａ，４５ｂに分けて、各シフトレジスタ部４５ａ，４５ｂの出力を交互に選択してＣＰＵに伝送するため、シフトレジスタ４５の動作周波数を遅くできる。
【選択図】　図４

Description

【０００１】
【発明の属する技術分野】
本発明は、センサ機能を備えた表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【０００３】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサを配置した表示装置が提案されている（特開２００１−２９２２７６公報、特開２００１−３３９６４０公報を参照）。
【０００４】
【発明が解決しようとする課題】
この種の密着型エリアセンサを備えた表示装置では、アレイ基板上の画素数が多くなると、それに応じてセンサの数も増え、各センサで取り込んだ画像データをホストコンピュータ側に伝送するのに時間がかかる。
【０００５】
また、アレイ基板とホストコンピュータとの間で送受されるデータ線の数を減らす目的でデータの選択回路を設けると、アレイ基板からホストコンピュータに伝送されるデータの並び順がばらばらになり、並び替え回路が必要になる。このため、回路規模が大きくなってしまう。
【０００６】
本発明は、このような点に鑑みてなされたものであり、その目的は、センサで取り込んだ画像データを高速かつ簡易な手法でホストコンピュータに伝送可能な表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、前記表示素子のそれぞれに対応して設けられるセンサと、前記センサにより蓄積された電荷をデジタル信号に変換するＡ／Ｄ変換器と、前記デジタル信号をシリアル信号に変換して出力するシフトレジスタと、を備えた表示装置において、前記シフトレジスタは、ｍ（ｍは２以上の整数）ビットからなる前記デジタル信号を第１シリアル信号に変換して出力する第１シフトレジスタと、ｎ（ｎは２以上の整数）ビットからなる前記デジタル信号を第２シリアル信号に変換して出力する第２シフトレジスタと、前記第１及び第２シリアル信号のいずれか一方を選択して出力するシリアル信号選択部と、を有する。
【０００８】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。
【０００９】
図１は本発明に係る表示装置の第１の実施形態の概略構成図であり、アレイ基板上の構成を示している。図１の表示装置は、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出回路＆出力回路４と、画像取込み用のセンサを制御するセンサ制御回路５とを備えている。
【００１０】
図２は画素アレイ部１の一部を詳細に示したブロック図である。図２の画素アレイ部１は、縦横に列設される信号線及び走査線の各交点付近に形成される画素ＴＦＴ１１と、画素ＴＦＴ１１の一端とＣｓ線との間に接続される液晶容量Ｃ１及び補助容量Ｃ２と、各画素ＴＦＴ１１ごとに２個ずつ設けられる画像取込み用のセンサ１２ａ，１２ｂとを有する。センサ１２ａ，１２ｂは、不図示の電源線及び制御線に接続されている。
【００１１】
図３は図２の一部を詳細に示した回路図である。図３に示すように、センサ１２ａはそれぞれフォトダイオードＤ１とセンサ切替用トランジスタＱ１とを有し、センサ１２ｂはそれぞれフォトダイオードＤ２とセンサ切替用トランジスタＱ２とを有する。フォトダイオードＤ１，Ｄ２は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタＱ１，Ｑ２は交互にオン・オフし、１画素内の複数のフォトダイオードＤ１，Ｄ２のいずれか一方が交互に選択される。
【００１２】
各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷をＡ／Ｄ変換する検出回路４１と、検出回路４１への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。キャパシタＣ３の蓄積電荷は、トランジスタＱ３と検出線を介して検出回路４１に供給される。検出回路４１は、アレイ基板の額縁部分に設けられる。
【００１３】
シリコン基板上に形成されるトランジスタ回路の場合と異なり、絶縁基板上に低温ポリシリコンプロセスを用いて形成されるＬＴＰＳ素子（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ−Ｓｉ素子）の場合、同一チップ上でも素子特性のＶｔｈばらつきが１Ｖ程度になることがある。このため、シリコン基板上のＡ／Ｄ変換回路でよく用いられる差動回路（オペアンプ）をそのまま用いることができず、Ｖｔｈばらつきの補償手段を有したＡ／Ｄ変換回路が必要となる。オペアンプを普通に用いると、素子のＶｔｈばらつきなどにより、あるセンサ出力電位が、ある検出回路でハイレベルに変換され、別の検出回路ではローレベルに変換されるなどして実用にならないためである。
【００１４】
以下では、とくにＬＴＰＳ素子を用いて表示装置のアレイ基板上に一体形成する場合に特に有効なＶｔｈばらつき補償手段を有したＡ／Ｄ変換回路を備えた検出回路４１について説明する。
【００１５】
図４は検出回路４１の詳細構成を示す回路図である。図４の検出回路４１は、各検出線ごとに、トランジスタＱ７，Ｑ８と、キャパシタＣ４及びインバータＩＶ１からなるアンプ４２と、インバータＩＶ２と、ラッチ４３と、トランジスタＱ９と、トランジスタＱ１０及びレジスタ回路４４からなるシフトレジスタ４５とを有する。ラッチ４３は例えば図５（ａ）のような回路で構成され、シフトレジスタ４４は例えば図５（ｂ）のような回路で構成される。
【００１６】
トランジスタＱ７のゲートにはいずれも信号／ＰＲＣが入力され、トランジスタＱ８のゲートにはいずれも信号ＰＲＣが入力される。まず最初は、所定期間だけ信号ＰＲＣをハイレベルにする。これにより、トランジスタＱ８がオンし、アンプ４２の入力端は、電圧ＶＰＲＣに初期化される。電圧ＶＰＲＣは、センサのハイレベルの出力が検出線に導かれた場合の検出線電圧と、センサのローレベルの出力が検出線に導かれた場合の検出線電圧との間の電圧に設定される。アンプ４２内のインバータＩＶ１の入出力端子間にスイッチＳＷ１が接続されており、電圧ＰＲＣがハイレベルのときは、このスイッチＳＷ１がオンするため、インバータＩＶ１の入力端（＝キャパシタ素子Ｃ４の下側の端）にはインバータの動作しきい値が保持される。このとき、アンプ４２は増幅動作を行わない。この動作により、Ｖｔｈのキャンセルが行われる。Ｖｔｈがばらついても、インバータＩＶ１の入力端にはインバータＩＶ１の動作閾値が保持される。
【００１７】
次に、信号／ＰＲＣをハイレベル（信号ＰＲＣをローレベル）にすると、検出線の電圧が電圧ＶＰＲＣより高いか否かがそのままキャパシタ素子Ｃ４を介して、インバータＩＶ１の入力端に動作閾値に対して高いか否かの電圧に置き換わるように入力され、インバータＩＶ１の出力端に反転増幅出力が確実に出力される。このようにして、Ｖｔｈばらつきが１Ｖ程度あるような場合でも確実にＡ／Ｄ変換が行われる。
【００１８】
その後、所定のタイミングで、ラッチ４３はラッチ動作を行う。その後、信号Ａがハイレベルになると、ラッチ４３の出力がシフトレジスタ４５の各レジスタ回路４４に書き込まれる。その後、信号Ａがローレベルになると、トランジスタＱ１０がオンし、各レジスタ回路４４は縦続接続され、クロックＣＬＫに同期して、データは１段ずつ右側にシフトされ、右端のレジスタ回路４４からＣＰＵに供給される。
【００１９】
なお、場合によっては、ラッチ４３を省略することも可能である。検出線の出力を直接シフトレジスタ４５に導いてやればよい。ただし、シフトレジスタ４５がＣＰＵにデータを出力し終えたちょうど良いタイミングで、検出線の出力をシフトレジスタ４５に供給する必要がある。シフトレジスタ４５にデータを格納し終わるまでに検出回路４１の出力が変化しないようにするためである。
【００２０】
これに対し、図４のようにラッチ４３を設けると、シフトレジスタ４５の動作にかかわらず、Ａ／Ｄ変換の出力をラッチ４３に保持し続けることができ、迅速に次の検出動作に入ることができる利点がある。
【００２１】
図４では、アンプ４２をキャパシタＣ４とインバータＩＶ１の一個ずつで構成しているが、図６に示すように、キャパシタＣ４とインバータＩＶ１を複数個ずつ縦続接続してもよい。これにより、アンプ４２の利得制御の精度を向上できる。縦続接続数が多いほど、Ａ／Ｄ変換可能な検出線の最小振幅をより小さくでき、Ａ／Ｄ変換器の感度を高めることができる。
【００２２】
図４において、シフトレジスタ４５の後段に、不図示のバッファやレベル変換回路を接続してもよい。バッファは、ＰＭＯＳ−ＴＦＴとＮＭＯＳ−ＴＦＴを電源端子と接地端子間に直列接続したインバータであり、波形整形を行う。また、レベル変換回路が必要なのは以下の理由による。ガラス基板などの絶縁基板上に形成されるポリシリコンＴＦＴは、シリコン基板上に形成されるＴＦＴなどに比べて、しきい値電圧Ｖｔｈの絶対値が例えば１〜３Ｖと大きいため、電源電圧として比較的大きな電圧（本実施形態では５Ｖ）が必要である。一方、シリコン基板上に形成されるＣＰＵは、１〜３Ｖの電源電圧で動作するのが通常である。このようなＣＰＵに５Ｖ振幅の信号を入力すると、ＣＰＵ側のインタフェース回路に過剰な電圧が印加されることになり、故障の原因になりえる。これを回避するために、信号振幅が５ＶからＣＰＵで受けられる小振幅になるようレベル変換する回路を設けるのが望ましい。レベル変換回路は、公知の回路構成でよい。
【００２３】
図７はシフトレジスタ４５からＣＰＵに伝送される画像データの動作タイミング図である。図示のように、３２０番目の検出線のデータＤ３２０から１番目の検出線のデータＤ１まで順に伝送される。なお、データの伝送順序を図７とは逆にして、１番目の検出線のデータＤ１から３２０番目の検出線のデータＤ３２０まで順に伝送してもよい。
【００２４】
図７の場合、検出線の数が多くなるほど、シフトレジスタ４５の出力周波数を高くする必要があり、タイミング的な制限が厳しくなる。具体的には、シフトレジスタ４５はクロックに同期して、各段のデータを次段に転送するが、クロックが早くなりすぎると、この転送を正常に行えなくなる。そこで、図８は、シフトレジスタ４５の動作周波数を低くすることが可能な回路構成にしている。図８の回路は、シフトレジスタ４５を第１シフトレジスタ部４５ａと第２シフトレジスタ部４５ｂとの２つに分けるとともに、第１及び第２シフトレジスタ部４５ａ，４５ｂの出力のいずれか一方を選択するＰ／Ｓ変換回路４６を設け、このＰ／Ｓ変換回路４６の出力をＣＰＵに供給する例を示している。
【００２５】
第１シフトレジスタ部４５ａは検出線Ｄ１〜Ｄ１６０までの画像データをシフトし、第２シフトレジスタ部４５ｂは検出線Ｄ１６１〜Ｄ３２０までの画像データをシフトする。
【００２６】
図９は、第１シフトレジスタ部４５ａ、第２シフトレジスタ４５部及びＰ／Ｓ変換回路４６の出力タイミング図である。図示のように、第１シフトレジスタ部４５ａは画像データＤ１６０〜Ｄ１まで順に出力し、第２シフトレジスタ部４５ｂは画像データＤ３２０〜Ｄ１６１まで順に出力する。Ｐ／Ｓ変換回路４６は、第１及び第２シフトレジスタ部４５ａ，４５ｂの出力を交互に選択して出力する。
【００２７】
このように、図８の回路では、シフトレジスタ４５を第１及び第２シフトレジスタ部４５ａ，４５ｂに分けて、各シフトレジスタ部４５ａ，４５ｂの出力を交互に選択してＣＰＵに伝送するため、シフトレジスタ４５の動作周波数を図４の半分に遅くでき、タイミング的な制限を緩和できる。
【００２８】
一方、図１０は図８の回路の変形例であり、アレイ基板を２ｎ（ｎは１以上の整数）個のブロックに分割する例を示している。図１０では、各ブロックごとにラッチ＆シフトレジスタ４５を設け、隣接する２つのブロック内の２つシフトレジスタ４５の出力のいずれか一方を選択するＰ／Ｓ変換回路４６を設けている。ラッチ＆シフトレジスタ４５は、図５（ａ）及び図５（ｂ）と同様に、図１１のような回路で構成されている。
【００２９】
図１０の場合、隣接する２ブロックごとに、センサの画像取込み結果を示すシリアル信号がＣＰＵに供給される。
【００３０】
このように、図１０では、アレイ基板上の２ｎ個のブロックそれぞれから出力される画像データをｎ本のデータ線にまとめてＣＰＵに伝送するため、一つのシフトレジスタ４５を用いてＣＰＵに画像データを伝送する場合に比べて、シフトレジスタ４５の動作周波数を２ｎ分の１に低減できる。さらに、ｎ本のデータ線を２本ずつ組にしてさらにシリアル変換することによりＣＰＵへのデータ出力本数をｎ／２と減らすことも可能である。この場合にはシフトレジスタ４５の動作周波数は２ｎ分の１でありながら、ＣＰＵへデータを伝送するためのデータ線の出力本数をｎ／２に減らすことができる。
【００３１】
ところで、図８や図１０のように、複数のシフトレジスタ４５の出力をＰ／Ｓ変換回路でシリアルデータに変換すると、各シフトレジスタ４５ごとに画素の配置に対応して連続的に並んでいたデータが交互に入り混じり、不連続なデータになってしまう。このため、このようなデータをＣＰＵが受け取っても、そのままでは画像データ処理を行えない。
【００３２】
このような問題に対処する手法として、アレイ基板側で、出力データ線に加えて複数のビット線を配置し、これらビット線により画像データのアドレス情報を付して出力する方法が考えられる。
【００３３】
しかしながら、絶縁基板からより多くの信号が出力される結果になり、消費電力が増加したり、接続ピン数が増加したりし、ＩＣのコストが高くなる。また、ＩＣ側でも、伝送されてきたアドレスをデコードして、個々のデータをしかるべきメモリに逐一格納しなければならず、ゲート数が増大したり、消費電力が増える要因になる。
【００３４】
図１２はアレイ基板の外部で並び替えを行う場合のシフトレジスタ４５の後段側のブロック図である。図１２の回路は、アレイ基板のＰ／Ｓ変換回路４６から出力されるシリアル信号をパラレル信号に変換するＳ／Ｐ変換回路４７と、パラレル信号を構成する各信号の位相を合わせるタイミング調整回路４８と、タイミング調整回路４８の出力信号をシフトさせるシフトレジスタ４９ａ，４９ｂとを有する。
【００３５】
Ｐ／Ｓ変換回路４６とＳ／Ｐ変換回路４７はいずれも２つのアナログスイッチで構成され、具体的にはＰ／Ｓ変換回路４６は図１３（ａ）のような回路で、Ｓ／Ｐ変換回路４７は図１３（ｂ）のような回路で構成される。いずれの回路においても、一方のアナログスイッチがオンのときに他方のアナログスイッチがオフするように制御することにより、Ｐ／Ｓ変換またはＳ／Ｐ変換を行うことができる。
【００３６】
タイミング調整回路４８は、例えばＤラッチ５０で構成される。図１２の左側に並んだＤラッチ５０と右側に並んだＤラッチ５０とで段数が異なる理由は、両データの位相を合わせるためである。なお、Ｄラッチ５０の内部構成は図１４のようになる。
【００３７】
タイミング調整回路４８の後段には、ＣＰＵでの処理に都合がよいようにシフトレジスタ４５が接続されているが、このシフトレジスタ４５は必須の構成ではなく、ラインバッファやメモリなどを用いることも可能である。いずれにしても図１３（ｂ）に示したＳ／Ｐ変換回路からはデータが正順に出力されるため、ＣＰＵでのデータの処理が容易になる。
【００３８】
図１５は図１２の回路の動作タイミング図である。図１５の信号ＯＵＴ１は第１シフトレジスタ部４５ａの出力、信号ＯＵＴ２は第２シフトレジスタ部４５ｂの出力、信号ＯＵＴはＰ／Ｓ変換回路４６の出力、信号ＩＮ１，ＩＮ２はＳ／Ｐ変換回路４７の出力、信号ＩＮ１ａ，ＩＮ１ｂはタイミング調整回路４８の出力である。図１５に示すように、タイミング調整回路４８の２つの出力は、互いに位相が揃っている。
【００３９】
このように、アレイ基板の外側に、Ｐ／Ｓ変換回路４６と対称的なＳ／Ｐ変換回路４７を設けることにより、アレイ基板からアドレス情報を伝送しなくても、画像データの並び替えを行うことができる。
【００４０】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、図３のトランジスタＱ３はオフ状態に設定され、検出回路４１には有効なデータは供給されない。この場合、信号線には、信号線駆動回路２からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【００４１】
一方、画像取込みを行う場合は、図１６に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２ａ，１２ｂで受光され、画像取込みが行われる。取り込んだ画像データは、バッファ１３に格納された後、検出線を介して不図示のＣＰＵに送られる。このＣＰＵは、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。なお、ＣＰＵは一つの半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明によれば、画素ごとに設けられるセンサで取り込んだ画像データをＡ／Ｄ変換器でデジタル信号に変換した後、第１及び第２シフトレジスタでシリアル信号に変換し、第１及び第２シフトレジスタの出力のいずれかを一方を選択して出力するため、シフトレジスタの動作周波数を低くでき、タイミング制限が緩やかになるとともに、消費電力も低減できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の第１の実施形態の概略構成図。
【図２】画素アレイ部１の一部を詳細に示したブロック図。
【図３】図２の一部を詳細に示した回路図。
【図４】検出回路４１の詳細構成を示す回路図。
【図５】（ａ）はラッチの詳細回路図、（ｂ）はシフトレジスタの詳細回路図。
【図６】キャパシタとインバータを複数個ずつ縦続接続した回路図。
【図７】シフトレジスタ４５からＣＰＵに伝送される画像データの動作タイミング図。
【図８】シフトレジスタ４５の動作周波数を低くすることが可能な回路図。
【図９】第１シフトレジスタ部４５ａ、第２シフトレジスタ４５部及びＰ／Ｓ変換回路４６の出力タイミング図。
【図１０】図８の回路の変形例を示す図。
【図１１】ラッチ＆シフトレジスタの詳細ブロック図。
【図１２】アレイ基板の外部で並び替えを行う場合のシフトレジスタ４５の後段側のブロック図。
【図１３】（ａ）はＰ／Ｓ変換回路の詳細回路図、（ｂ）はＳ／Ｐ変換回路の詳細回路図。
【図１４】Ｄラッチの内部構成を示す回路図。
【図１５】図１２の回路の動作タイミング図。
【図１６】画像取込みの原理を説明する図。
【符号の説明】
１　画素アレイ部
２　信号線駆動回路
３　走査線駆動回路
４　検出回路４１＆出力回路
５　センサ制御回路
１１　画素ＴＦＴ
１２ａ，１２ｂ　センサ
１３　バッファ
２１　アレイ基板
２２　紙面
２３　バックライト
２４　対向基板
４１　検出回路
４２　アンプ
４３　ラッチ
４５　シフトレジスタ
４６　Ｐ／Ｓ変換回路
４７　Ｓ／Ｐ変換回路
４８　タイミング調整回路
４９ａ，４９ｂ　シフトレジスタ

Claims

縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して設けられるセンサと、
前記センサにより蓄積された電荷をデジタル信号に変換するＡ／Ｄ変換器と、
前記デジタル信号をシリアル信号に変換して出力するシフトレジスタと、を備えた表示装置において、
前記シフトレジスタは、
ｍ（ｍは２以上の整数）ビットからなる前記デジタル信号を第１シリアル信号に変換して出力する第１シフトレジスタと、
ｎ（ｎは２以上の整数）ビットからなる前記デジタル信号を第２シリアル信号に変換して出力する第２シフトレジスタと、
前記第１及び第２シリアル信号のいずれか一方を選択して出力するシリアル信号選択部と、を有することを特徴とする表示装置。
前記シリアル信号選択部は、前記第１または第２シリアル信号を交互に選択して出力することを特徴とする請求項１に記載の表示装置。
前記シフトレジスタは、前記第１シフトレジスタ、前記第２シフトレジスタ及び前記シリアル信号選択部を組とする複数組を有し、各組の前記シリアル信号選択部は個別に前記第１または第２シリアル信号を選択することを特徴とする請求項１または２に記載の表示装置。
絶縁基板上に縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して前記絶縁基板上に形成されるセンサと、
前記絶縁基板上に形成され、前記センサにより蓄積された電荷を複数ビットからなるデジタル信号に変換するＡ／Ｄ変換器と、
前記絶縁基板上に形成され、前記デジタル信号を第１シリアル信号に変換して出力する複数の第１シフトレジスタと、
前記絶縁基板とは別基板上に形成され、前記複数の第１シフトレジスタのそれぞれから出力された複数の第１シリアル信号のいずれか一つを選択して出力するシリアル信号選択部と、
前記絶縁基板とは別基板上に形成され、前記シリアル信号選択部の出力信号を前記複数の第１シリアル信号に対応する複数の第２シリアル信号に変換するＳ／Ｐ変換部と、
を備えることを特徴とする表示装置。
前記第１シフトレジスタから出力されるデータの並び順序と前記第２シフトレジスタに入力されるデータの並び順序とを同じにすることを特徴とする請求項４に記載の表示装置。