JPWO2009125617A1 - 表示装置の駆動回路および表示装置 - Google Patents

Abstract

表示装置の駆動回路（４）は、データ信号線（ＳＬＲ、ＳＬＧ、ＳＬＢ）に接続される第１の端子（Ｐ）から入力されるアナログ信号（Ｖｓ）のＡＤ変換回路（４５）を備え、第１の端子（Ｐ）はデータ信号（Ｖｄ）の出力期間とアナログ信号（Ｖｓ）の入力期間とに時分割で使用され、第１の端子（Ｐ）とＡＤ変換回路（４５）との間はサンプルホールド回路を除いてはスイッチ回路（４７ｂ）のみによって接続され、第１の端子（Ｐ）と出力回路（４７ａ）とは直接接続され、上記出力期間にスイッチ回路（４７ｂ）は遮断され、上記入力期間にスイッチ回路（４７ｂ）は導通し、出力回路（４７ａ）の出力がハイインピーダンスとなる。これにより、アナログ信号を処理する表示パネルに対してＡＤ変換を好適に行うことのできるＣＯＧ技術を提供する表示装置の駆動回路を実現する。

Description

本発明は、表示パネル上に光センサを備えた表示装置に関する。

液晶表示装置の画素回路に光センサを備えた構成のものがある。

図２１は、特許文献１に記載されたこのような表示装置が備える表示領域の構成と、当該表示領域を駆動する回路ブロックとを示す。

表示領域１０において、画素は表示画素２６とホトセンサ画素２７とを備えている。

表示画素２６は、縦横に列設されるソース信号線２３およびゲート信号線２２ａの各交点もしくは近傍に形成される。表示画素２６は、ＴＦＴ３２と、ＴＦＴ３２の一端に形成された画素電極６１と共通電極との間に構成される液晶容量と、共通信号線３１との間に接続される補助容量３５とから構成される。

ホトセンサ画素２７は、ホトダイオードとして動作するＴＦＴ６４と、プリチャージ電圧を保持する補助容量６３と、ソースフォロワとして動作するＴＦＴ６２ｂと、プリチャージ電圧を補助容量６３に印加するスイッチング素子として動作するＴＦＴ６２ａと、ＴＦＴ６２ｂのソースフォロワ出力をホトセンサ出力信号線２５に選択して出力するＴＦＴ６２ｃとから構成される。ＴＦＴ６２ａの一端子はプリチャージ電圧信号線２４に接続されている。ＴＦＴ６２ａのゲートはゲート信号線２２ｃに接続されている。ホトセンサ素子であるＴＦＴ６４、ＴＦＴ６２ｂ、および、補助容量６３の一端子は、共通信号線３１に接続されている。ＴＦＴ６４および補助容量６３の他端はＴＦＴ６２ｂのゲートに接続されている。ＴＦＴ６２ｃのゲートはゲート信号線２２ｂに接続されている。

また、ゲート信号線２２ａはゲートドライバ回路１２ａによって、ゲート信号線２２ｂ・２２ｃはゲートドライバ回路１２ｂによって、プリチャージ電圧信号線２４およびホトセンサ出力信号線２５はホトセンサ処理回路１８によって、ソース信号線２３はソースドライバ１４によって、それぞれ駆動される。

ＴＦＴ６２ａはホトセンサ処理回路１８からプリチャージ電圧信号線２４に印加されたプリチャージ電圧をＴＦＴ６４の一端子に印加する。ゲート信号線２２ｃにオン電圧が印加されると、ＴＦＴ６２ａがオンする。プリチャージ電圧は、ＴＦＴ６２ｂがオンする電圧（閾値電圧Ｖｔｈ以上）である。ＴＦＴ６４は光が照射されると光の強度に応じてリークするので、補助容量６３に保持された電荷がＴＦＴ６４のチャンネル間を通じて放電される。

ホトセンサ画素２７では、ＴＦＴ６２ａにより、初期にはプリチャージ電圧がＴＦＴ６２ｂのゲートに印加されているが、ＴＦＴ６４に光が照射されて補助容量６３の両端の電圧が変化することによって、ＴＦＴ６２ｂのゲート電圧が変化する。ＴＦＴ６２ｂはソースフォロワ回路として動作する。ゲートドライバ回路１２ｂからゲート信号線２２ｂにオン電圧が印加されると、ＴＦＴ６２ｃがオンする。ＴＦＴ６２ｂがオン状態であれば、ホトセンサ出力信号線２５の電荷は、ＴＦＴ６２ｃ・６２ｂを介して、共通信号線３１に放電される（共通信号線３１の電位によっては充電される場合もある）。ＴＦＴ６２ｂの出力電圧が変化して、ホトセンサ出力信号線２５の電荷の変化することにより、ホトセンサ出力信号線２５の電位が変化する。ＴＦＴ６２ｃがオンしても、ＴＦＴ６２ｂがオフ状態であれば、ホトセンサ出力信号線２５の電荷は変化しない。

ホトセンサ画素２７からの出力電圧は、ホトセンサ出力信号線２５に出力されホトセンサ処理回路１８に取り込まれる。ホトセンサ処理回路１８は、アレイ基板に直接形成されている。
日本国公開特許公報「特開２００６−２６７９６７号公報（公開日：２００６年１０月５日）」 日本国公開特許公報「特開２００５−３２７１０６号公報（公開日：２００５年１１月２４日）」 日本国公開特許公報「特開２００２−６２８５６号公報（公開日：２００２年２月２８日）」 日本国公開特許公報「特開平１０−９１３４３号公報（公開日：１９９８年４月１０日）」 日本国公開特許公報「特開２０００−８９９１２号公報（公開日：２０００年３月３１日）」 日本国公開特許公報「特開２００５−１４８２８５号公報（公開日：２００５年６月９日）」 日本国公開特許公報「特開２００６−１３３７８６号公報（公開日：２００６年５月２５日）」

従来の光センサを備えた液晶表示装置では、光センサの出力を外部にデジタルデータとして取り出そうとする場合に、ＡＤ変換器が備えられる。この場合に、液晶表示装置の構成としては、例えば図２２のように、表示パネル１０１の外部にホストコントローラ１０２およびドライバＬＳＩ１０３が設けられているとして、表示パネル１０１の外部に別途設けられたＩＣからなるＡＤ変換器１０４に光センサ出力が送られ、当該ＡＤ変換器１０４がＡＤ変換結果をホストコントローラ１０２に返す構成となる。当該例の表示パネル１０１はアナログドライバによって駆動されるパネルである。

このときのＡＤ変換器１０４を介した信号の流れを、図２３に示す。

表示パネル１０１内では、スキャン回路１１１によって駆動される光センサ回路１１２の光センサ出力は、点Ａから経路Ｂを介して、表示パネル１０１の外部に設けられたＡＤ変換器１０４へと送られる。経路Ｂは各光センサ回路１１２について形成されたものが合流してＡＤ変換器１０４に接続されており、各光センサ回路１１２の光センサ出力がデータ１、データ２、データ３、データ４、データ５、データ６、…と順次切り替わってＡＤ変換器１０４に入力される。ドライバＬＳＩ１０３は画素に表示データを供給する。

光センサ回路１１２の光センサ出力点Ａは画素にも接続されており、当該画素の構成例を図２４に示す。

図２４の画素構成では、ＲＧＢが１組になって１水平期間に時分割に駆動されるものである。表示期間にはＳＷ１０１がＲＧＢ間で順次切り替わるようにＯＮ状態とする。光センサ回路１１２を動作させるときにはスイッチＳＷ１０１をＯＦＦ状態として、スキャン回路１１１から電圧配線ＲＳＴ・ＲＷに所定の電圧を印加し、点ＡからＡＤ変換器１０４のほうへ回路を接続する。

上述したようなパネルのセンサ部から出力される感知信号・センサ電圧は微小なアナログデータであり、そのままではノイズによる影響を大きく受け、本来の情報を保てずにデータが破壊されることにつながる。これは、電源やＧＮＤなどを介したノイズの周り込みが懸念される、データ駆動回路とアナログ−デジタル変換回路とを備えた１チップ構成のドライバ、特にドライバＬＳＩを表示パネル上にチップの状態で実装するＣＯＧ(Chip On Glass)の構成においては、なおさら注意すべきことである。

図２５に、ドライバＬＳＩ内部にＡＤ変換回路を備えた、特許文献７の構成を示す。

図２５に示す複合ＩＣ１０００は、階調電圧生成部５５０、データ駆動部５００、スイッチング部８５０、出力バッファー５１０、増幅部８１０、感知信号処理部８２０、並列-直列変換器８３０、アナログ-デジタル変換器（ＡＤＣ）８４０、インターフェース部６１０、信号制御部６００、および電源部９００を有する。

スイッチング部８５０は、液晶表示板組立体３００のデータ線Ｄ１−Ｄｍに接続されており、スイッチング信号ＳＷによってデータ線Ｄ１−Ｄｍを出力バッファー５１０と増幅部８１０とのいずれか一つに接続する。出力バッファー５１０は、スイッチング部８５０に接続されており、データ駆動部５００からのデータ電圧をスイッチング部８５０を介してデータ線Ｄ１−Ｄｍに送出する。増幅部８１０は、スイッチング部８５０に接続されており、スイッチング部８５０を介してデータ線Ｄ１−Ｄｍからの感知信号を受信して増幅する。

感知信号処理部８２０は、増幅部８１０からの信号をフィルタリングし、標本維持（ｓａｍｐｌｅａｎｄｈｏｌｄ）処理を行う。並列-直列変換器８３０は、感知信号処理部８２０からの並列信号を直列信号に変換する。そのために並列-直列変換器８３０は、シフトレジスター（図示せず）を有することができる。アナログ-デジタル変換器８４０は、並列-直列変換器８３０からの直列感知信号をデジタル信号ＤＳＮに変換して外部に出力する。インターフェース部６１０は、外部からの映像信号Ｒ、Ｇ、Ｂおよび入力制御信号ＣＮＴを受けて、信号制御部６００などが処理可能な信号に変換する。電源部９００は、複合ＩＣ１０００内部に電力を供給する。

特許文献７の技術では、入力されたセンサデータを処理するために増幅部８１０によって適切な信号レベルに増幅しているが、それはノイズの影響を小さくすることによる元データの破壊（元の情報から変わってしまうこと）を防止することにつながる。しかし、特許文献７では、感知したセンサデータを増幅部８１０によってアナログ増幅しておいて、アナログ-デジタル変換器８４０によってＡＤ変換するまでアナログデータの形態でデータを処理するようにしているため、増幅器８１０における電力消費が、全体の消費電力を増加させてしまう。

また、センサデータを増幅するとは言え、増幅後もアナログデータであるので他から受けるノイズの影響がデジタルデータよりも大きく、処理経路が長いと元データの破壊がやはり懸念される。

このように、液晶表示装置にはＣＯＧ技術が盛んに利用されているものの、上述したように、光センサを備えた表示パネルに対して、光センサ出力の適切なＡＤ変換機能を包括するＣＯＧ技術はまだ提供されていない。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、光センサ出力などのアナログ信号を処理する表示パネルに対してアナログ−デジタル変換を好適に行うことのできるＣＯＧ技術を提供する表示装置の駆動回路、および、表示装置を実現することにある。

本発明の表示装置の駆動回路は、表示装置の駆動回路であって、上記表示装置の駆動回路の第１の端子に入力されるアナログ信号をアナログ−デジタル変換するアナログ−デジタル変換回路を備えており、上記第１の端子はデータ信号線に出力するデータ信号の出力端子を兼ねており、上記第１の端子が、上記データ信号の出力期間と上記アナログ信号の入力期間とに時分割で使用され、上記第１の端子と上記アナログ−デジタル変換回路の入力との間は、サンプルホールド回路を除いてはスイッチ回路のみによって接続されているとともに、上記第１の端子と上記第１の端子に上記データ信号を出力する出力回路の出力端子とは互いに直接接続されており、上記データ信号の出力期間には上記スイッチ回路が上記第１の端子と上記アナログ−デジタル変換回路の入力との間を遮断し、上記アナログ信号の入力期間には上記スイッチ回路が上記第１の端子と上記アナログ−デジタル変換回路の入力との間を導通させるとともに上記出力回路の出力がハイインピーダンスとなることを特徴としている。

上記の発明によれば、表示装置の駆動回路が、第１の端子に入力されるアナログ信号をアナログ−デジタル変換するように、アナログ−デジタル変換回路を備えているので、アナログ−デジタル変換回路を外部に備えている場合に問題となっていた表示装置の駆動回路からアナログ−デジタル変換回路への入力配線数を非常に小さく抑えることができる。従って、表示装置の駆動回路をＣＯＧ方式により表示パネルに実装する場合に、表示装置の駆動回路の数十から数百というドライバ出力にアナログ−デジタル変換回路への入力配線が加わって大きな配線領域を必要とする不具合を回避することができ、実装面積の縮小を図ることができる。

そして、第１の端子がデータ信号線に出力するデータ信号の出力端子を兼ねていて、アナログ信号の入力期間とデータ信号の出力期間とに時分割で使用されるので、表示パネルの配線に接続する端子数を大きく削減することができる。

また、第１の端子とアナログ−デジタル変換回路の入力との間は、サンプルホールド回路を除いてはスイッチ回路のみによって接続されているとともに、第１の端子と第１の端子にデータ信号を出力する出力回路の出力端子とは互いに直接接続されており、データ信号の出力期間にはスイッチ回路が第１の端子とアナログ−デジタル変換回路の入力との間を遮断し、アナログ信号の入力期間にはスイッチ回路が第１の端子とアナログ−デジタル変換回路の入力との間を導通させるとともに出力回路の出力がハイインピーダンスとなる。第１の端子から入力されたアナログ信号はスイッチ回路のみを介してアナログ−デジタル変換回路に入力されるので、アナログ信号が伝送される経路は非常に短く、ノイズの影響を受けにくい。従って、精度の高いアナログ−デジタル変換を行うことができる。また、アナログ信号はアナログ−デジタル変換回路によってデジタル信号に変換されてその後の処理を施されるので、ノイズの影響を受けずに伝送できるだけでなく、アナログ信号よりも低振幅のデータとして処理することができることから、低振幅電源電圧の使用による低耐圧素子の採用や、トランジスタサイズの低減、配線幅の縮小などが可能になる。さらにデジタル伝送の部分で回路の多くを構成することにより、電源配線や回路自体をアナログ回路のように低インピーダンス化することも不要となる。以上から、回路の微細化および小型化が可能になる。

さらに、スイッチ回路は第１の端子とアナログ−デジタル変換回路の入力との間の導通／遮断を切り換えるのみであり、第１端子と出力回路との間にはスイッチ回路などの抵抗成分や容量成分が含まれず、出力回路はデータ信号の出力期間に動作するとともにアナログ信号の入力期間に出力がハイインピーダンスとなるだけである。従って、出力回路は、遅延を受けにくく、データ信号を高速で出力することが可能になるとともに、出力回路自体を特別に低出力インピーダンスで作成する必要もない。

従って、上記の発明は、パネルのセンサ部から出力される微小なアナログデータからなる感知信号・センサ電圧を、ノイズによる影響を受けずに処理することができ、かつ、パネルに実装するドライバ面積の縮小化の要請が大きいＣＯＧ技術に対して非常に適した構成を有している。

以上により、光センサ出力などのアナログ信号を処理する表示パネルに対してアナログ−デジタル変換を好適に行うことのできるＣＯＧ技術を提供する表示装置の駆動回路を実現することができるという効果を奏する。

本発明の表示装置の駆動回路は、上記課題を解決するために、上記第１の端子は、表示パネルの表示領域に備えられる光センサの光検出強度に応じたセンサ出力が上記アナログ信号として入力される端子であることを特徴としている。

上記の発明によれば、光センサのアナログ出力を第１の端子から表示装置の駆動回路に入力してアナログ−デジタル変換することができるという効果を奏する。

本発明の表示装置の駆動回路は、上記課題を解決するために、上記アナログ−デジタル変換回路は、上記第１の端子ごとにアナログ−デジタル変換部を備えていることを特徴としている。

上記の発明によれば、アナログ−デジタル変換部が第１の端子ごとに設けられているので、各アナログ−デジタル変換部は対応する第１の端子から入力されるアナログ信号のみをアナログ−デジタル変換すればよい。従って、表示装置の駆動回路に入力された全アナログ信号のアナログ−デジタル変換を、時系列的にではなく、パラレルに短時間で行うことができるため、各アナログ−デジタル変換部として高速動作するものは必要なく、従って、低インピーダンス、高電流容量、大きなトランジスタサイズ、および、太い配線の引き回しなどの高度な仕様を要求されることがない。

また、アナログ−デジタル変換部が複数あるので、アナログ−デジタル変換を行う前に、入力されたアナログ信号をパラレル−シリアル変換することも不要である。

この結果、入力されたアナログ信号のアナログ−デジタル変換を高速に行うことができるとともに、アナログ−デジタル変換回路の低コスト化および構成の簡略化が可能になるという効果を奏する。

本発明の表示装置の駆動回路は、上記課題を解決するために、上記アナログ−デジタル変換回路は、複数の上記第１の端子に１つのアナログ−デジタル変換部が共有されるように上記アナログ−デジタル変換部を複数備えており、上記スイッチ回路は、上記複数の上記第１の端子のそれぞれを選択的に上記アナログ−デジタル変換部の入力に接続することを特徴としている。

上記の発明によれば、アナログ−デジタル変換部が複数設けられている分、入力されたアナログ信号のアナログ−デジタル変換を高速に行うことができるとともに、アナログ−デジタル変換回路の低コスト化および構成の簡略化が可能になるという効果を奏する。また、複数の第１の端子を、スイッチ回路を用いることにより時分割でアナログ−デジタル変換部の入力に接続することができるので、アナログ−デジタル変換回路の数を削減することができて構成が簡略化できるという効果を奏する。

本発明の表示装置の駆動回路は、上記課題を解決するために、データ信号線にデータ信号を出力するのに用いられる一方、上記アナログ信号の入力には用いられない第２の端子を備えていることを特徴としている。

上記の発明によれば、データ信号線にアナログ信号の伝達を行わないものが含まれている場合に、当該データ信号線を第２の端子に接続すればよいので、表示装置の駆動回路のアナログ信号の入力回路を削減することができて構成が簡略化できるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記表示装置の駆動回路を備えていることを特徴としている。

上記の発明によれば、アナログ信号を処理する表示パネルを備えた表示装置に対して、駆動回路の実装面積を縮小することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記表示装置の駆動回路がＣＯＧ方式により表示パネルに実装されていることを特徴としている。

上記の発明によれば、表示装置の駆動回路がＣＯＧ方式で実装される表示装置に対して、問題となりやすい駆動回路の実装面積を縮小することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記表示パネルの表示領域に光センサが備えられ、上記光センサの光検出強度に応じたセンサ出力が上記アナログ信号として上記第１の端子に入力されることを特徴としている。

上記の発明によれば、光センサのアナログ出力を処理する表示パネルを備えた表示装置に対して、駆動回路の実装面積を縮小することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、各上記第１の端子はＲＧＢの３本で構成される１組のデータ信号線のそれぞれに時分割で接続されており、上記センサ出力の上記第１の端子への伝達に上記１組のデータ信号線のいずれか１本が用いられることを特徴としている。

上記の発明によれば、ＲＧＢの絵素が時分割で駆動される表示装置において、表示装置の駆動回路に接続すべき配線数を非常に小さくすることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、各上記第１の端子は１本のデータ信号線に接続されており、上記センサ出力の上記第１の端子への伝達に上記１本のデータ信号線が用いられることを特徴としている。

上記の発明によれば、データ信号線が線順次で駆動される表示装置において、表示装置の駆動回路に接続すべき配線数を非常に小さくすることができるという効果を奏する。

本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。

本発明の実施形態を示すものであり、表示装置においてデータ信号線駆動回路と表示領域との第１の接続関係を示す回路図である。 本発明の実施形態を示すものであり、表示装置においてデータ信号線駆動回路と表示領域との第２の接続関係を示す回路図である。 本発明の実施形態を示すものであり、表示装置においてデータ信号線駆動回路と表示領域との第３の接続関係を示す回路図である。 本発明の実施形態を示すものであり、表示装置においてデータ信号線駆動回路と表示領域との第４の接続関係を示す回路図である。 表示装置においてデータ信号線駆動回路と表示領域との接続関係の比較例を示す回路図である。 配線数と、配線密度および斜め配線領域の幅との関係を示す平面図であり、（ａ）は斜め配線領域の幅が小さい場合を示し、（ｂ）は斜め配線領域の幅が大きい場合を示している。 本発明の実施形態を示すものであり、データ信号線駆動回路がＡＤ変換を行う期間を示す第１のタイミングチャートである。 本発明の実施形態を示すものであり、データ信号線駆動回路がＡＤ変換を行う期間を示す第２のタイミングチャートである。 本発明の実施形態を示すものであり、データ信号線駆動回路がＡＤ変換を行う期間を示す第３のタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 図１０の表示装置が備えるデータ信号線駆動回路の構成を示すブロック図である。 図１１のデータ信号線駆動回路が備えるＡＤ変換回路の構成を示す回路ブロック図である。 光センサの出力をサンプルする期間におけるＡＤ変換回路周辺の接続関係を示す回路図である。 光センサの出力をホールドする期間におけるＡＤ変換回路周辺の接続関係を示す回路図である。 光センサの出力をＡＤ変換する期間におけるＡＤ変換回路周辺の接続関係を示す回路図である。 他のＡＤ変換回路の構成を説明するためのグラフであり、（ａ）は比較器による比較動作を示し、（ｂ）は比較器がデジタル値を確定する動作を示している。 データ信号線駆動回路が電源およびＧＮＤの互いに分離された回路を備えていることを説明する回路図である。 図１７の電源およびＧＮＤがチップ外で互いにショートすることを説明する回路図である。 図１８の回路図をより詳細に示す回路図である。 データ信号線駆動回路が正しいＡＤ変換を行うことのできない期間を示すタイミングチャートである。 従来技術を示すものであり、光センサを備えた表示領域の構成を示す回路ブロック図である。 従来技術を示すものであり、光センサのアナログ出力をＡＤ変換する場合の表示装置の構成を示すブロック図である。 図２２の表示装置における表示領域と表示パネル外との接続関係を示す回路図である。 図２３の表示領域が備える画素の構成を示す回路図である。 従来技術を示すものであり、表示装置が備えるデータ信号線駆動回路の構成を示すブロック図である。 本発明の実施形態を示すものであり、データ信号線駆動回路がＡＤ変換を行う期間を示す第４のタイミングチャートである。 本発明の実施形態を示すものであり、データ信号線駆動回路がＡＤ変換を行う期間を示す第５のタイミングチャートである。 本発明の実施形態を示すものであり、データ信号線駆動回路がＡＤ変換を行う期間を示す第６のタイミングチャートである。

符号の説明

１ 液晶表示装置（表示装置）
４ ソースドライバ（表示装置の駆動回路）
４５ ＡＤ変換回路（アナログ−デジタル変換回路）
４７ａ、４８ａ バッファ（出力回路）
４７ｂ、４８ｂ スイッチ部（スイッチ回路）
５４ フォトダイオード（光センサ）
ＳＬＲ、ＳＬＧ、ＳＬＢ
データ信号線
ＧＬ 走査信号線
Ｐ 端子（第１の端子）
Ｐ１、Ｐ２ 端子（第１の端子、第２の端子）
Ｐ１、Ｐ２、Ｐ３
端子（第２の端子、第２の端子、第１の端子）
Ｐ３、Ｐ４ 端子（第１の端子、第１の端子）

本発明の一実施形態について図１ないし図２０、および、図２６ないし図２８に基づいて説明すると以下の通りである。

図１０に、本実施形態に係る液晶表示装置１（表示装置）の構成を示す。

液晶表示装置１はアクティブマトリクス型の表示装置であって、表示パネル２およびホストコントローラ３を備えている。

表示パネル２は、表示／センサ領域２ａと、ソースドライバ４（表示装置の駆動回路、データ信号線駆動回路）と、ゲートスキャン回路５（走査信号線駆動回路）と、センサスキャン回路６とを備えている。表示／センサ領域２ａは、表示パネル２にアモルファスシリコンやポリシリコン、ＣＧシリコン、微結晶シリコンなどを用いて作り込まれた領域であり、後述の図１に示す画素とセンサ回路とをマトリクス状に備えている。ソースドライバ４はＬＳＩチップを表示パネル２上に直接実装したものであり、いわゆるＣＯＧ(Chip On Glass)の形態を取る。ソースドライバ４は表示／センサ領域２ａに画素用のデータ信号をデータ信号線に供給するとともに、センサ回路からの出力を処理する。ゲートスキャン回路５は、表示／センサ領域２ａの画素にデータ信号を書き込むのに用いる走査信号を走査信号線に供給する。センサスキャン回路６は、表示／センサ領域２ａのセンサ回路に必要な電圧を供給する。

ホストコントローラ３は、表示パネル２の外部に設けられたコントロール基板であり、ソースドライバ４に供給する表示データと、ゲートスキャン回路５に供給するクロック信号やスタートパルスなどと、センサスキャン回路６に供給するクロック信号やスタートパルス、電源電圧などとを、ソースドライバ４に供給する。ゲートスキャン回路５およびセンサスキャン回路６への上記の供給信号および供給電圧は、ソースドライバ４を介して供給される。

図１１に、ソースドライバ４の構成を示す。

ソースドライバ４は、入出力インタフェース回路４１、サンプリングラッチ回路４２、ホールドラッチ回路４３、ＡＤ変換回路４５（アナログ−デジタル変換回路）、ＤＡ変換回路４６、ソース入出力回路４７、タイミング発生回路４８、データ処理回路４９、および、パネル用ロジック回路５０を備えている。

入出力インタフェース回路４１は、ホストコントローラ３から各種信号および電圧を受け取るブロックである。サンプリングラッチ回路４２は、入出力インタフェース回路４１から出力されるデジタル表示データを、タイミング発生回路４８の出力するタイミング信号に従って順次ラッチする。タイミング発生回路４８は、ホストコントローラ３から入出力インタフェース回路４１に入力されたデータ伝送信号から各種タイミングを取得してタイミング信号を生成するブロックである。ホールドラッチ回路４３は、サンプリングラッチ回路４２がラッチした１行分のデジタル表示データを、タイミング発生回路４８の出力するタイミング信号に従ってホールドするブロックである。ＤＡ変換回路４６は、ホールドラッチ回路４３が出力したデジタルデータをＤＡ変換（デジタル−アナログ変換）してアナログのデータ信号とするブロックである。ソース入出力回路４７は、ＤＡ変換回路４６が出力したアナログのデータ信号をバッファリングしてデータ信号線に出力するブロックである。

また、ＡＤ変換回路４５は、表示／センサ領域２ａのセンサ回路から出力されたアナログのセンサ出力を、データ信号線およびソース入出力回路４７を通して受け取ってサンプル・ホールドし、ホールド出力したアナログのセンサ出力をデジタルデータに変換（アナログ−デジタル変換）する。データ処理回路４９は、ＡＤ変換回路４５が出力したデジタルデータを伝送形態に従った形式に変換してホストコントローラ３に送出するブロックである。パネル用ロジック回路５０は、タイミング発生回路４８が生成したタイミング信号から、ゲートスキャン回路５およびセンサスキャン回路６に供給するタイミング信号をさらにロジック生成するブロックである。

図１に、表示／センサ領域２ａとソースドライバ４との接続関係の一例を示す。

表示／センサ領域２ａでは、Ｒの絵素ＰＩＸＲと、Ｇの絵素ＰＩＸＧと、Ｂの絵素ＰＩＸＢとが１組となって各画素が構成されており、各画素にセンサ回路ＳＣが１つずつ備えられている。各画素において、絵素ＰＩＸＲと絵素ＰＩＸＧと絵素ＰＩＸＢとは、１水平期間内に時分割で駆動される。各絵素は、走査信号線ＧＬとデータ信号線ＳＬ（ＲについてはＳＬＲ、ＧについてはＳＬＧ、ＢについてはＳＬＢ）との交差点に形成されており、選択素子であるＴＦＴ５１によって液晶容量ＣＬにデータ信号を書き込む構成である。１組を構成するデータ信号線ＳＬＲ・ＳＬＧ・ＳＬＢについて、データ信号線ＳＬＲはスイッチＳＷＲを介して、データ信号線ＳＬＧはスイッチＳＷＧを介して、データ信号線ＳＬＢはスイッチＳＷＢを介して、それぞれ、ソースドライバ４の同じ端子Ｐ（第１の端子）に接続されている。

センサ回路ＳＣは、スイッチＳＷＲ・ＳＷＧ・ＳＷＢに対して上記端子Ｐとは反対側の領域で上記絵素に接続されるように配置されており、ＴＦＴ５２と容量５３とフォトダイオード５４（光センサ）とを備えている。ＴＦＴ５２の一方のソース・ドレイン端子はデータ信号線ＳＬＧに接続されており、ＴＦＴ５２の他方のソース・ドレイン端子はデータ信号線ＳＬＢに接続されている。容量５３とフォトダイオード５４とは直列に接続されており、その接続点はＴＦＴ５２のゲートに接続されている。上記直列回路の両端は、それぞれセンサスキャン回路６に接続されている。また、データ信号線ＳＬＧの端子Ｐ側とは反対側の一端は、スイッチＳＷＳを介して電源Ｖ０に接続されている。

ソースドライバ４では、ソース入出力回路４７の出力がそれぞれ端子Ｐに接続されている。ソース入出力回路４７は、オペアンプのボルテージフォロワからなるバッファ（出力回路）４７ａとスイッチ部（スイッチ回路）４７ｂとが１つずつ組になった各段を備えており、各段が１つの上記端子Ｐに接続されている。バッファ４７ａの入力はＤＡ変換回路４６の出力に接続されており、バッファ４７ａの出力は端子Ｐに接続されている。スイッチ部４７ｂは、ＡＤ変換回路４５の入力を端子Ｐに接続するか端子Ｐから遮断するかの切り替えを行う回路である。ＡＤ変換回路４５は図示しない複数のＡＤ変換部を備えており、１つの端子Ｐに１つのＡＤ変換部の入力（すなわちＡＤ変換回路４５の入力の１つ）がスイッチ部４７ｂを介して接続されている。ＤＡ変換回路４６はＤＡ変換回路４６に専用の電源およびＧＮＤを使用しており、ＡＤ変換回路４５はＡＤ変換回路４５に専用の電源およびＧＮＤを使用している。

表示／センサ領域２ａにおいて表示を行う期間、すなわちバッファ４７ａが端子Ｐにデータ信号を出力するときには、バッファ４７ａの電源が投入され、スイッチ部４７ｂはＡＤ変換回路４５の入力を端子Ｐから遮断する。これにより、ＲＧＢの各ソース出力（データ信号）Ｖｄが時系列で表示／センサ領域２ａに供給される。表示／センサ領域２ａ側では、スイッチＳＷＲ・ＳＷＧ・ＳＷＢが順次交替してＯＮ状態となり、データ信号線ＳＬＲ・ＳＬＧ・ＳＬＢに順次ソース出力Ｖｄが出力されて絵素ＰＩＸＲ・ＰＩＸＧ・ＰＩＸＢで表示が行われる。また、このとき、スイッチＳＷＳはＯＦＦ状態にある。

表示／センサ領域２ａにおいて光強度の検出を行う期間には、スイッチＳＷＲ・ＳＷＧ・ＳＷＢがＯＦＦ状態にされ、スイッチＳＷＳがＯＮ状態にされてデータ信号線ＳＬＧを電源Ｖ０に接続する。また、事前にセンサスキャン回路６からフォトダイオード５４の順方向を用いて容量５３を所定電圧に充電しておくことにより、光強度の検出期間に、ＴＦＴ５２のゲートをフォトダイオード５４に照射される光の強度に応じた電圧とする。これにより、データ信号線ＳＬＢが検出された光の強度に応じた電圧となるので、スイッチＳＷＢをＯＮ状態としてデータ信号線ＳＬＢをソースドライバ４の端子Ｐに接続する。

このとき、ソースドライバ４側ではバッファ４７ａの電源が遮断されてバッファ４７ａの出力がハイインピーダンスにされるとともに、スイッチ部４７ｂがＡＤ変換回路４５の入力を端子Ｐに接続する。これにより、センサ回路ＳＣのアナログ出力であるセンサ電圧ＶｓがＡＤ変換回路４５に入力される。ＡＤ変換回路４５は入力されたセンサ電圧Ｖｓをデジタルデータに変換する。

また、図２に、表示／センサ領域２ａとソースドライバ４との接続関係の他の例を示す。

図２では、図１の時分割駆動を行わずに、データ信号線を線順次で駆動する。絵素ＰＩＸＲ・ＰＩＸＧ・ＰＩＸＢはＲＧＢの絵素でもよいし、色の区別がなくてもよく、配色は任意に割り当て可能である。そして、各データ信号線ごとにソースドライバ４の端子が１つずつ割り当てられており、ここでは、絵素ＰＩＸＲのデータ信号線に端子Ｐ１（第２の端子）、絵素ＰＩＸＧのデータ信号線に端子Ｐ２（第２の端子）、絵素ＰＩＸＢのデータ信号線に端子Ｐ３（第１の端子）が割り当てられている。

そして、３つの絵素ごとに１つのセンサ回路ＳＣが設けられている点は図１の場合と同様である。従って、センサ回路ＳＣの出力を伝達する、絵素ＰＩＸＢが接続されたデータ信号線が接続された端子Ｐ３のみに対応して、ソース入出力回路４７の出力段に、図１と同様のバッファ４７ａおよびスイッチ部４７ｂが設けられており、端子Ｐ１・Ｐ２のそれぞれには、バッファ４７ａのみが対応して設けられている。なお、センサ回路ＳＣを絵素何個につき１つ設けるかの設定は任意でよい。

上記図２の構成は、図３に示す構成と同様に、表示用のデータ信号の伝達とセンサ出力の伝達とに共用される第１のデータ信号線と、表示用のデータ信号の伝達のみに用いられる第２のデータ信号線とを備えた構成である。図３では、ソースドライバ４は、第１のデータ信号線が接続される端子Ｐ１（第１の端子）と第２のデータ信号線が接続される端子Ｐ２（第２の端子）とを備えている。端子Ｐ１と端子Ｐ２との数はそれぞれ任意でよい。端子Ｐ１に対応するソース入出力回路４８の出力段には、図１のバッファ４７ａおよびスイッチ部４７ｂと同様のバッファ（出力回路）４８ａおよびスイッチ部（スイッチ回路）４８ｂが設けられており、端子Ｐ２に対応するソース入出力回路４８の出力段には、バッファ４８ａのみが設けられている。

また、ソースドライバ４のソース入出力回路としては、図４に示すようなソース入出力回路４９も可能である。ソース入出力回路４９は、それぞれが表示用のデータ信号の伝達とセンサ出力の伝達とに共用される２本の第１のデータ信号線を、切り替えてＡＤ変換回路４５に接続する構成である。ソース入出力回路４９は、ソースドライバ４の異なる端子Ｐ３・Ｐ４（第１の端子）のそれぞれにバッファ４７ａと同様のバッファ４９ａが対応して設けられているとともに、端子Ｐ３・Ｐ４を選択的にＡＤ変換回路４５に接続するスイッチ回路４９ｂを備えている。

図１ないし図４の構成によれば、図５に示すような、表示用のデータ信号の伝達とセンサ出力の伝達とを個別の配線で行う構成と比較して、配線数を削減することができる。図５では、ソースドライバは、表示用のデータ信号を伝達するデータ信号線が接続される端子Ｐ０と、センサ出力を伝達する配線が接続される端子Ｑ０とを備えている。端子Ｐ０に対応するソース入出力回路１４７の出力段にはオペアンプのボルテージフォロワからなるバッファ１４７ａのみが設けられるとともに、端子Ｑ０に対応するソース入出力回路１４７の出力段には端子Ｑ０をＡＤ変換回路４５に接続および遮断するスイッチ回路１４７ｂのみが設けられる。

図５の構成では配線数が多いために、図６の（ｂ）に示すように、複数の配線Ｌ…を密に配置せざるを得ないとともに、ソースドライバＬＳＩからパネル面上に配線Ｌに繋がる斜め配線を互いにショートすることなく配置するためには、斜め配線領域の幅Ｗを大きく取らざるを得ない。これに対して、図１ないし図４の構成によれば、図６の（ａ）に示すように、複数の配線Ｌ…を十分な間隔をおいて配置することができるとともに、斜め配線領域の幅Ｗも小さくすることができる。

このように、図１ないし図４の構成によれば、ソースドライバ４が、端子Ｐに入力されるセンサ電圧Ｖｓというアナログ信号をＡＤ変換するように、ＡＤ変換回路４５を備えているので、ＡＤ変換回路を外部に備えている場合に問題となっていたソースドライバからＡＤ変換回路への入力配線数を非常に小さく抑えることができる。従って、ソースドライバをＣＯＧ方式により表示パネルに実装する場合に、ソースドライバの数十から数百というドライバ出力にＡＤ変換回路への入力配線が加わって大きな配線領域を必要とする不具合を回避することができ、実装面積の縮小を図ることができる。

そして、端子Ｐがデータ信号線ＳＬＲ・ＳＬＧ・ＳＬＢに出力するソース出力Ｖｄというデータ信号の出力端子を兼ねていて、センサ電圧Ｖｓの入力期間とソース出力Ｖｄの出力期間とに時分割で使用されるので、表示パネル２の配線に接続する端子数を大きく削減することができる。

また、端子ＰとＡＤ変換回路４５の入力との間は増幅回路などを介さずに、サンプルホールド回路を除いてはスイッチ部４７ｂのみによって接続されているとともに、端子Ｐと端子Ｐにソース出力Ｖｄを出力するバッファ４７ａの出力端子とは互いに直接接続されており、ソース出力Ｖｄの出力期間にはスイッチ部４７ｂが端子ＰとＡＤ変換回路４５の入力との間を遮断し、センサ電圧Ｖｓの入力期間にはスイッチ部４７ｂが端子ＰとＡＤ変換回路４５の入力との間を導通させるとともにバッファ４７ａの出力がハイインピーダンスとなる。端子Ｐから入力されたセンサ電圧Ｖｓはスイッチ部４７ｂのみを介してＡＤ変換回路４５に入力されるので、センサ電圧Ｖｓが伝送される経路は非常に短く、ノイズの影響を受けにくい。従って、精度の高いＡＤ変換を行うことができる。また、センサ電圧ＶｓはＡＤ変換回路４５によってデジタル信号に変換されてその後の処理を施されるので、ノイズの影響を受けずに伝送できるだけでなく、アナログ信号よりも低振幅のデータとして処理することができることから、低振幅電源電圧の使用による低耐圧素子の採用や、トランジスタサイズの低減、配線幅の縮小などが可能になる。例えばアナログ信号のデータではセンサデータに応じて最大５Ｖを越える場合もあるが、デジタル信号では１．８Ｖなどの低電圧でデータを扱うことができる。低振幅であればＥＭＩ対策にも有利である。さらにデジタル伝送の部分で回路の多くを構成することにより、信号の品質劣化を防止するために電源配線や回路自体をアナログ回路のように低インピーダンス化することも不要となる。以上から、微細化が困難なアナログ回路を多く有する従来のソースドライバとは異なり、回路の微細化および小型化が可能になる。

さらに、スイッチ部４７ｂは端子ＰとＡＤ変換回路４５の入力との間の導通／遮断を切り換えるのみであり、端子Ｐとバッファ４７ａとの間にはスイッチ回路などの抵抗成分や容量成分が含まれず、バッファ４７ａはソース出力Ｖｄの出力期間に動作するとともにセンサ電圧Ｖｓの入力期間に出力がハイインピーダンスとなるだけである。従って、バッファ４７ａは、遅延を受けにくく、ソース出力Ｖｄを高速で出力することが可能になるとともに、出力回路自体を特別に低出力インピーダンスで作成する必要もない。

従って、上記の発明は、パネルのセンサ部から出力される微小なアナログデータからなる感知信号・センサ電圧を、ノイズによる影響を受けずに低消費電力で処理することができ、かつ、モジュールの狭額縁化が望まれるパネルに実装するドライバに対して面積の縮小化の要請が大きいＣＯＧ技術にとって、非常に適した構成を有している。

以上により、光センサ出力などのアナログ信号を処理する表示パネルに対してアナログ−デジタル変換を好適に行うことのできるＣＯＧ技術を提供する表示装置の駆動回路を実現することができる。

また、図１ないし図３の構成によれば、ＡＤ変換回路４５のＡＤ変換部が第１の端子（図１では端子Ｐ、図２では端子Ｐ３、図３では端子Ｐ１）ごとに設けられているので、各ＡＤ変換部は対応する第１の端子から入力されるセンサ電圧ＶｓのみをＡＤ変換すればよい。従って、ソースドライバ４に入力された全てのセンサ電圧ＶｓのＡＤ変換を、時系列的にではなく、パラレルに短時間で行うことができるため、各ＡＤ変換回路部として高速動作するものは必要なく、従って、低インピーダンス、高電流容量、大きなトランジスタサイズ、および、太い配線の引き回しなどの高度な仕様を要求されることがない。また、ＡＤ変換部が複数あるので、ＡＤ変換を行う前にセンサ電圧Ｖｓのパラレル−シリアル変換を行うことも不要である。

この結果、入力されたアナログ信号のＡＤ変換を高速に行うことができるとともに、ＡＤ変換回路の低コスト化および構成の簡略化が可能になる。

また、図４の構成によれば、ＡＤ変換回路４５のＡＤ変換部は、端子Ｐ３と端子Ｐ４との２つに１つというように、複数の第１の端子に１つずつが共有されるように複数設けられており、スイッチ回路４９ｂは、複数の第１の端子のそれぞれを選択的にＡＤ変換部の入力に接続する。１つのＡＤ変換部を共有する第１の端子の数は、一般に任意とすることができる。従って、ＡＤ変換部が複数設けられている分、入力されたセンサ電圧ＶｓのＡＤ変換を高速に行うことができるとともに、ＡＤ変換回路の低コスト化および構成の簡略化が可能になる。また、複数の第１の端子を、スイッチ回路４９ｂを用いることにより時分割でＡＤ変換部の入力に接続することができるので、ＡＤ変換部の数を削減することができて構成が簡略化できる。これにより、ソースドライバ４の回路面積、チップ面積、および、実装面積などが減少し、液晶表示装置１の狭額縁化およびコストダウンに貢献する。

図１２に、ＡＤ変換回路４５の構成を示す。

ＡＤ変換回路４５は、比較器４５ａ、ＤＡ変換器４５ｂ、基準電圧発生器４５ｃ、レジスタ４５ｄ、および、シーケンス制御回路４５ｅを備えている。比較器４５ａの入力電圧Ｖｉｎとして、センサ電圧Ｖｓが入力される。比較器４５ａの比較電圧ＶＦとして、レジスタ４５ｄのレジスタ値を、ＤＡ変換器４５ｂが基準電圧発生器４５ｃが発生する基準電圧ＶＲＥＦを用いてＤＡ変換した結果が入力される。レジスタ４５ｄは、比較器４５ａの出力に従ってレジスタ値を変更する。シーケンス制御回路４５ａは、レジスタ４５ｄのレジスタ値を、クロック入力信号ＣＫのタイミングによってシリアルデータに変換して出力する。

レジスタ４５ｄに初期値として例えば最上位ビットに１を設定し、他のビットに０を設定する。比較器４５ａはクロック入力信号ＣＫのタイミングごとに、入力電圧Ｖｉｎを比較電圧ＶＦと比較する。比較器４５ａは、Ｖｉｎ＞ＶＦならばＬｏｗを出力し、Ｖｉｎ＜ＶＦならばＨｉｇｈを出力する。レジスタ４５ｄは、比較器４５ａからＬｏｗが入力されるとレジスタ値をそのまま保持し、比較器４５ａからＨｉｇｈが入力されるとレジスタ値の最上位ビットを０に変更する。また、レジスタ値の次に上位となるビットを１に変更する。この結果のレジスタ値がＤＡ変換器４５ｂによってＤＡ変換されて新たな比較電圧ＶＦが比較器４５ａに入力されると同様にビットを確定し、これを繰り返して順次下位のほうへビットを確定していく。

こうしてレジスタ４５ｄからは全ビットのパラレルデータによるデジタル出力が可能であるとともに、シーケンス制御回路４５ｅからシリアルデータによるデジタル出力が可能である。シーケンス制御回路４５ｅの出力はレジスタ４５ｄの入力にフィードバックされて、シーケンス制御回路４５ｅの出力を安定化させる。

ところで、図１７に示すように、一般にＬＳＩ内には様々な回路の電源およびＧＮＤが存在している。このような電源およびＧＮＤはそれぞれ、ＬＳＩ内の回路間では互いに分離されていたとしても、図１８に示すように、当該ＬＳＩのチップが実装される基板上では互いにショートされる。このときのショートは、より詳細には、図１９に示すように配線抵抗を介したものであるため、各回路に流れる電流に応じて、各回路の電源どうしおよびＧＮＤどうしの間で共通インピーダンスを介して相互に影響を与えることになる。

表示装置の場合には、例えばソースドライバがＦＰＣ（フレキシブルプリント基板）やＰＷＢ（プリント配線基板）上に実装される場合に、ソースドライバ内の回路間で互いに分離していた電源およびＧＮＤが、ＦＰＣ上やＰＷＢ上で同じ配線で相互接続される。このとき、ソースドライバ内のある回路に電流が流れることにより、この回路が用いる電源およびＧＮＤに電流が流れると、ＦＰＣ上やＰＷＢ上の電源およびＧＮＤにも相当する電流が流れて、ＦＰＣ上やＰＷＢ上の電源およびＧＮＤに配線抵抗による電圧降下が発生する。すると、ＦＰＣ上やＰＷＢ上で電圧降下が発生した電源およびＧＮＤを用いてソースドライバの他の回路が動作を行わなければならないので、当該他の回路は前記回路の影響を受けてしまう。

従って、液晶表示装置１のように、ＣＯＧで実装されているソースドライバ４にとっては、チップ外の電源およびＧＮＤは表示パネル２上の配線となるため、配線抵抗は極めて大きく、共通インピーダンスによる電圧降下がソースドライバ４に深刻な影響を与える。具体的には、図２０に示すように、ＲＧＢのデータ信号線を順次ソースドライバに接続するスイッチＳＳＷ１・ＳＳＷ２・ＳＳＷ３（図１ではスイッチＳＷＲ・ＳＷＧ・ＳＷＢに相当する）の制御パルスの立ち上がりタイミング、および、共通電極ＣＯＭが駆動される場合の電圧変化タイミングでは、それぞれが用いる電源およびＧＮＤに大きな電流Ｉｖｄｄが流れる。

なお、図２０のようにＲＧＢの３本や全データ信号線といったように所定本数のデータ信号線ごとに点順次駆動を行う表示装置では、ソースドライバ４の出力をデータ信号線に接続するスイッチ（ＳＳＷ１・ＳＳＷ２・ＳＳＷ３）の制御パルスの立ち上がりタイミングで、データ信号線を前極性と逆極性に充電することによる突入電流が流れる。また、線順次駆動でデータ信号線へのソース出力を行う表示装置では、ソースドライバ４から極性を反転させるソース出力を開始するたびに、データ信号線を前極性と逆極性に充電することによる突入電流が流れる。共通電極ＣＯＭが駆動される場合の電圧変化タイミングでは、共通電極ＣＯＭを前極性と逆極性に充電することによる突入電流が流れる。上記の突入電流は電源およびＧＮＤに流れる電流Ｉｖｄｄに及ぶ。

従って、ＡＤ変換回路が用いる電源電圧ＡＤ−ＶＤＤや、電源電圧を用いて発生させる基準電圧ＶＲＥＦ、ＧＮＤなどの電圧が、当該電流Ｉｖｄｄが流れるタイミングで変動してしまう。従って、この電圧が変動するタイミングでＡＤ変換を行うと、このノイズが重畳した電圧を用いて動作することにより正しいＡＤ変換結果が得られなくなる虞がある。

そこで、本実施形態では、ＡＤ変換回路４５によるＡＤ変換を、上述の大きな電流Ｉｖｄｄが発生しない第１の期間に行う。なお、本実施形態においては、ソースドライバ４においてソース出力とセンサ出力の取り込みとのそれぞれを、両者に共通の端子を時分割で用いることにより行うので、ＡＤ変換のためのサンプリングはセンサ出力の取り込み期間に行うことになるが、サンプリングとＡＤ変換とは連続して行われなくてもよく、分離されていてよい。従って、一旦サンプリングすれば、ＡＤ変換はセンサ出力の取り込み期間外に行ってもよい。

具体的には、図７に示すように、ＲＧＢの３本という所定本数のデータ信号線ごとに点順次駆動を行う表示装置では、ＲＧＢのデータ信号線を順次ソースドライバに接続するスイッチＳＳＷ１・ＳＳＷ２・ＳＳＷ３（図１ではスイッチＳＷＲ・ＳＷＧ・ＳＷＢに相当する）の制御パルスの立ち上がりタイミング、および、共通電極ＣＯＭが駆動される場合すなわち共通電極ＣＯＭの電圧が変化するように駆動される場合の電圧変化タイミングを避けてＡＤ変換を行うようにする。なお、これらのタイミングは全て、その信号を出力する回路から出力された時点での波形におけるタイミングで規定する。このタイミングの規定は、以降の実施例についても同様である。さらに具体的には、図７では、走査信号線の一選択期間に対応する各データ信号線へのＲＧＢのソース出力が全て終了した時点から、直後の共通電極ＣＯＭの電圧変化タイミングが起こるまでの期間ｔ１内にある第１の期間にＡＤ変換を行っている。期間ｔ１は第１の期間の最大範囲である。なお、この場合の第１の期間の開始タイミングは、データ信号をデータ信号線に出力する全色を通じて最後のスイッチ（図７ではＳＳＷ３）のＯＮ状態からＯＦＦ状態への切り替わりタイミング以降であればよい。

このように、図７では、ＡＤ変換をデータ信号線にデータ信号を出力する期間を避けて行うことにより、スイッチＳＳＷ１・ＳＳＷ２・ＳＳＷ３の制御パルスの立ち上がりタイミングを避けるようにしている。

共通電極ＣＯＭが駆動されない、すなわち共通電極ＣＯＭの電圧が変化するように駆動されない場合には、共通電極ＣＯＭの電圧は考慮しなくてよい。この場合の第１の期間は、例えば走査信号線の一選択期間に対応する各データ信号線へのＲＧＢのソース出力が全て終了した時点から、直後の、走査信号線の一選択期間に対応する各データ信号線へのＲＧＢのソース出力を最初に開始する時点までの期間ｔ１’内に設定すればよい。走査信号線の一選択期間に対応するＲＧＢのソース出力を最初に開始する時点は、一般に、当該一選択期間に対応する共通電極ＣＯＭの電圧変化タイミング以降となる。

以上の期間にＡＤ変換を行うことにより、図７に示すノイズが発生するタイミングを避けてＡＤ変換を行うことができるので、センサ出力の正しいＡＤ変換結果を得ることができる。

図７のＡＤ変換は、全データ信号線を前記所定本数のデータ信号線として点順次駆動する表示装置にもそのまま適用可能である。

また、上記のＡＤ変換の仕方とは別に、図８に示すＡＤ変換方法もある。

図８のＡＤ変換は、ＡＤ変換を行うことの可能な期間ｔ１・ｔ１’としては図７のものと同様であるが、異なる２つの画素のセンサ出力を、同じＡＤ変換入力部に時系列で切り替えて順次入力することにより、当該期間に２種類のＡＤ変換を行うものである。このような構成は、例えば図１において、スイッチ部４７ｂを双投スイッチの構成として、隣接する画素のＡＤ変換入力経路をも同じスイッチ部４７ｂによって選択接続可能とした構成として実現することができる。この場合には、当該隣接する端子Ｐに接続されるスイッチ部４７ｂは省略される。

また、上記のＡＤ変換の仕方とは別に、図９に示すＡＤ変換方法もある。

図９のＡＤ変換は、１水平期間にＲＧＢのデータ信号を時分割で出力しないで、１水平期間内に各データ信号線に同じデータ信号を出力する線順次駆動を行う表示装置におけるものである。この場合に、ＡＤ変換を行う期間としては、データ信号線にデータ信号を出力する期間、および、共通電極ＣＯＭが駆動される場合の電圧変化タイミングを避けた期間とする。

図９では、走査信号線の一選択期間に対応する各データ信号線へのソース出力が終了した時点から、共通電極ＣＯＭの電圧変化タイミングが起こるまでの期間ｔ２内にある第１の期間にＡＤ変換を行っている。期間ｔ２は第１の期間の最大範囲である。

共通電極ＣＯＭが駆動されない、すなわち共通電極ＣＯＭの電圧が変化するように駆動されない場合には、共通電極ＣＯＭの電圧は考慮しなくてよい。この場合の第１の期間は、例えば走査信号線の一選択期間に対応する各データ信号線へのＲＧＢのソース出力が全て終了した時点から、直後の、走査信号線の一選択期間に対応する各データ信号線へのＲＧＢのソース出力を開始する時点までの期間ｔ２’内に設定すればよい。図９ではこの期間ｔ２’が期間ｔ２に一致している例が示されているが、走査信号線の一選択期間に対応するＲＧＢのソース出力を開始する時点は、一般に、当該一選択期間に対応する共通電極ＣＯＭの電圧変化タイミング以降となる。

図２６ないし図２８に、さらに別のＡＤ変換方法を示す。

図２６のＡＤ変換は、所定本数のデータ信号線ごとに点順次駆動を行う表示装置において、走査信号線の一選択期間に対応する各データ信号線への最後のソース出力Ｖｄの途中から、直後の共通電極ＣＯＭの電圧変化タイミングまでの期間内にある第１の期間に行う方法である。図２６の例では、データ信号線へのＢのソース出力Ｖｄの出力期間の途中から、直後の共通電極ＣＯＭの電圧変化タイミングまでの期間ｔ３内にある第１の期間にＡＤ変換を行っている。期間ｔ３は第１の期間の最大範囲である。この場合に、第１の期間をソース出力期間内に設定するならば、センサ出力Ｖｓのサンプリングを予めソース出力期間外に行っておく。また、共通電極ＣＯＭを駆動しない場合には、走査信号線の一選択期間に対応する各データ信号線への最後のソース出力Ｖｄの途中から、図７と同様に、直後の、走査信号線の一選択期間に対応する各データ信号線へのＲＧＢのソース出力を最初に開始する時点までの期間内に設定すればよい。

図２７のＡＤ変換は、所定本数のデータ信号線ごとに点順次駆動を行う表示装置において、走査信号線の一選択期間に対応する各データ信号線への１つのソース出力Ｖｄの途中から終了時点までの期間内にある第１の期間に行う方法である。図２７の例では、データ信号線へのＧのソース出力Ｖｄの出力期間の途中から当該Ｇのソース出力Ｖｄの終了時点までの期間ｔ４内にある第１の期間にＡＤ変換を行っている。期間ｔ４は第１の期間の最大範囲である。この場合には、センサ出力Ｖｓのサンプリングを予めソース出力期間外に行っておく。また、データ信号線へのＲやＢのデータ信号の出力期間に期間ｔ４と同様の期間を設定してもよい。

図２８のＡＤ変換は、所定本数のデータ信号線ごとに点順次駆動を行う表示装置において、走査信号線の一選択期間に対応する各データ信号線への最後以外の１つのソース出力Ｖｄの途中から、直後の、走査信号線の一選択期間に対応する各データ信号線へのソース出力Ｖｄを開始する時点までの期間内にある第１の期間に行う方法である。図２８の例では、データ信号線へのＧのソース出力Ｖｄの出力期間の途中から、データ信号線へのＢのソース出力Ｖｄを開始する時点までの期間ｔ５内にある第１の期間に、ＡＤ変換を行っている。期間ｔ５は第１の期間の最大範囲である。この場合に、第１の期間をソース出力期間内に設定するならば、センサ出力Ｖｓのサンプリングを予めソース出力期間外に行っておく。また、ソースドライバ４からのＧのソース出力Ｖｄの終了時点と、ソースドライバ４からのＢのソース出力Ｖｄの開始時点との間に、Ｎで示す期間のように、ソース出力ＶｄがなくＧのソース出力Ｖｄを出力し終えたデータ信号線の電位が不定となる期間があってもよい。また、データ信号線へのＲのソース出力Ｖｄの出力期間の途中から、データ信号線へのＧのソース出力Ｖｄの開始時点までの期間を、期間ｔ５と同様の期間に設定してもよい。

図２６〜図２８の構成によれば、データ信号線へのソース出力Ｖｄの出力期間の途中からは、電源およびＧＮＤに大きな電流Ｉｖｄｄが流れることはないので、ノイズが発生するタイミングを避けてＡＤ変換を行うことができ、センサ出力の正しいＡＤ変換結果を得ることができる。

また、図２６および図２７では、第１の期間を含むデータ信号線へのソース出力Ｖｄの出力期間を、その他のデータ信号線へのソース出力Ｖｄの各出力期間よりも長く設定して、ＡＤ変換を電流および電圧がより安定した期間に行うことができるようにしている。

また、図２６および図２７のＡＤ変換方法を、線順次駆動でソース出力Ｖｄを行う表示装置に適用することも可能である。

この場合に、図２６に対応させた方法としては、共通電極ＣＯＭを駆動する場合には、走査信号線の一選択期間に対応する各データ信号線へのソース出力Ｖｄの途中から、直後の共通電極ＣＯＭの電圧変化タイミングまでの期間内にある第１の期間にＡＤ変換を行い、共通電極ＣＯＭを駆動しない場合には、走査信号線の一選択期間に対応する各データ信号線へのソース出力Ｖｄの途中から、直後の、走査信号線の一選択期間に対応する各データ信号線へのＲＧＢのソース出力を開始する時点までの期間内にある第１の期間にＡＤ変換を行う。

またこの場合に、図２７に対応させた方法としては、走査信号線の一選択期間に対応する各データ信号線へのソース出力Ｖｄの途中から終了時点までの期間内にある第１の期間にＡＤ変換を行う。

なお、図７および図８のような、所定本数のデータ信号線ごとに点順次駆動を行う表示装置では、走査信号線の一選択期間に対応するソースドライバ４からのソース出力が全て終了した時点（図７では、スイッチＳＳＷ３の制御パルスの立ち下がりタイミングよりも後となる、Ｂのソース出力が終了した時点）よりも後にセンサ出力のＡＤ変換を開始するように、第１の期間を設定してもよい。このようにすると、もし、時分割で順次導通する複数のスイッチ（ＳＳＷ１・ＳＳＷ２・ＳＳＷ３）の制御パルスがパネル内の伝搬遅延によって波形がなまる結果、立ち下がりタイミングが遅れる箇所が発生したとしても、当該制御パルスはソース出力の終了時点では確実に立ち下がりが完了しているので、ＡＤ変換がソース出力Ｖｄのデータ信号線への出力と干渉することを確実に避けることができる。

また、データ信号線を時分割で駆動するときの分割数としては、図７、図８、図２６、図２７、および図２８に示す３分割に限らず、任意の分割数でよい。図９のように時分割しない駆動を行うことができることは説明した通りであるが、これは特にアモルファスシリコンＴＦＴを用いたゲートモノリシックのパネルにおいて、ソースドライバを各色ごとに分けないで各行画素を同じ色で構成し、全色分の行をゲートドライバで一度に走査する構成に適している。

次に、図１３〜図１５を用いて、センサ出力のサンプリングからＡＤ変換出力を行うまでのＡＤ変換回路４５の周辺の回路接続について説明する。

図１３にセンサ出力のサンプリング期間における回路接続を示す。

スイッチＳＷ１は、図１のスイッチ部４７ｂに相当する。ＡＤ変換回路４５の内部では、スイッチＳＷ１の一端に接続されたＡＤ変換回路４５の入力端子と、比較器４５ａの入力との間に、スイッチＳＷ２とホールドコンデンサＣ１とが直列に接続されている。上記入力端子とスイッチＳＷ２との間に、ＧＮＤに向けて定電流を流す定電流源４５ｘが設けられている。スイッチＳＷ２とホールドコンデンサＣ１との間の接続点Ｍは、スイッチＳＷ３を介してＤＡ変換器４５ｂの出力に接続されている。コントロールロジック４５ｆは、図１２のレジスタ４５ｄおよびシーケンス制御回路４５ｅをまとめて示すものである。ホールドコンデンサＣ１と比較器４５ａの入力との間の接続点Ｎは、スイッチＳＷ４を介して基準電圧ＶＲＥＦに接続されている。

センサ出力のサンプリング期間には、バッファ４７ａの動作を停止させて、スイッチＳＷ１をＯＮ状態にする。そして、スイッチＳＷ２・ＳＷ４をＯＮ状態、スイッチＳＷ３をＯＦＦ状態にして、ホールドコンデンサＣ１にセンサ出力に対応した電荷を蓄積することによりセンサ出力をサンプルする。

次に、図１４に示すようにホールド期間に入り、ホールドスイッチＳＷ１〜ＳＷ４をＯＦＦ状態にしてセンサ出力をホールドコンデンサＣ１でホールドする。この場合には、スイッチＳＷ１がＯＦＦ状態であることから、バッファ４７ａを動作させることが可能であるので、センサ出力をホールドした後は、ＡＤ変換が可能な任意の時期まで、ＡＤ変換を行うことを待機することができる。

次に、図１５に示すようにＡＤ変換期間に入り、スイッチＳＷ１・ＳＷ２・ＳＷ４をＯＦＦ状態にしたまま、スイッチＳＷ３をＯＮ状態にする。ここで図１２で説明した動作を行うが、スイッチＳＷ３を一旦ＯＦＦ状態にして各ビットを確定してからスイッチＳＷ３を再びＯＮ状態とする。デジタルデータを出力し終えるとＡＤ変換は終了し、図１３の接続関係に戻って次のセンサ出力のサンプリングを行う。

なお、以上ではＡＤ変換回路４５にＤＡ変換器４５ｂを用いる例を挙げたが、ＤＡ変換器４５ｂを用いるＡＤ変換回路の代わりに、図１６に示す原理でＡＤ変換を行うＡＤ変換回路を備えることもできる。図１６の（ａ）に示すように、比較器によってセンサ電圧を時間的に変化する電圧Ｅと比較し、図１６の（ｂ）に示すように、比較器が出力をＬｏｗからＨｉｇｈに変えるまでの時間の長さによって、デジタル値を確定していく。

なお、図４のように複数の第１の端子を時分割で選択的にＡＤ変換回路のＡＤ変換部に接続する構成の場合に、ＡＤ変換しない期間にある第１の端子について、比較器４５ａに入力されないようにすれば、センサ電圧Ｖｓのサンプルホールドまでは行うような構成であってもよい。

また、図４のように複数の第１の端子を時分割で選択的にＡＤ変換回路のＡＤ変換部に接続する構成では、時分割されてＡＤ変換された複数のデータは、パラレル−シリアル変換されるまでそれぞれ独立に保持回路に保持される。時分割の各ＡＤ変換は、時系列に入力されるデータに対して、連続してＡＤ変換用のクロック信号を供給し、連続してＡＤ変換を行ってもよいし、あるデータをＡＤ変換してからある期間をあけて次のデータを変換するようにしてもよい。

以上に述べたように、本実施形態に係る液晶表示装置１では、表示パネル２から出力されたセンサ電圧Ｖｓは、ＡＤ変換回路４５に入力されてサンプルホールドされる。ＡＤ変換回路４５はそのサンプルホールドしたデータを多数のＡＤ変換部でＡＤ変換し、変換後の並列のデジタルデータをフリップフロップなどの保持回路によって保持する。さらに、ＡＤ変換回路４５は、保持したデータがある程度溜まった時点でパラレル−シリアル変換部でパラレル−シリアル変換を行い、シリアルデータに並べ替える。その際の並べ替えはセンサ電圧Ｖｓが発生したパネル上の座標情報などに基づいて行われる。また、並べ替えられたデータはデータ処理回路によって処理され、センサデータとして外部に出力される。

以上、本実施形態について述べた。本発明はＥＬ表示装置、誘電性液体を用いた表示装置など、他の任意の表示装置にも適用可能であることは明らかである。また、光センサは、検出した光の強度に応じた電流など、他の信号を出力してもよい。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明の表示装置の駆動回路は、以上のように、表示装置の駆動回路であって、上記表示装置の駆動回路の第１の端子に入力されるアナログ信号をアナログ−デジタル変換するアナログ−デジタル変換回路を備えており、上記第１の端子はデータ信号線に出力するデータ信号の出力端子を兼ねており、上記第１の端子が、上記データ信号の出力期間と上記アナログ信号の入力期間とに時分割で使用され、上記第１の端子と上記アナログ−デジタル変換回路の入力との間は、サンプルホールド回路を除いてはスイッチ回路のみによって接続されているとともに、上記第１の端子と上記第１の端子に上記データ信号を出力する出力回路の出力端子とは互いに直接接続されており、上記データ信号の出力期間には上記スイッチ回路が上記第１の端子と上記アナログ−デジタル変換回路の入力との間を遮断し、上記アナログ信号の入力期間には上記スイッチ回路が上記第１の端子と上記アナログ−デジタル変換回路の入力との間を導通させるとともに上記出力回路の出力がハイインピーダンスとなる。

以上により、光センサ出力などのアナログ信号を処理する表示パネルに対してアナログ−デジタル変換を好適に行うことのできるＣＯＧ技術を提供する表示装置の駆動回路を実現することができるという効果を奏する。

発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。

本発明は、液晶表示装置やＥＬ表示装置などの表示装置に特に好適に使用することができる。

Claims (10)

1. 表示装置の駆動回路であって、
   上記表示装置の駆動回路の第１の端子に入力されるアナログ信号をアナログ−デジタル変換するアナログ−デジタル変換回路を備えており、
   上記第１の端子はデータ信号線に出力するデータ信号の出力端子を兼ねており、上記第１の端子が、上記データ信号の出力期間と上記アナログ信号の入力期間とに時分割で使用され、
   上記第１の端子と上記アナログ−デジタル変換回路の入力との間は、サンプルホールド回路を除いてはスイッチ回路のみによって接続されているとともに、上記第１の端子と上記第１の端子に上記データ信号を出力する出力回路の出力端子とは互いに直接接続されており、
   上記データ信号の出力期間には上記スイッチ回路が上記第１の端子と上記アナログ−デジタル変換回路の入力との間を遮断し、上記アナログ信号の入力期間には上記スイッチ回路が上記第１の端子と上記アナログ−デジタル変換回路の入力との間を導通させるとともに上記出力回路の出力がハイインピーダンスとなることを特徴とする表示装置の駆動回路。
2. 上記第１の端子は、表示パネルの表示領域に備えられる光センサの光検出強度に応じたセンサ出力が上記アナログ信号として入力される端子であることを特徴とする請求の範囲第１項に記載の表示装置の駆動回路。
3. 上記アナログ−デジタル変換回路は、上記第１の端子ごとにアナログ−デジタル変換部を備えていることを特徴とする請求の範囲第１項または第２項に記載の表示装置の駆動回路。
4. 上記アナログ−デジタル変換回路は、複数の上記第１の端子に１つのアナログ−デジタル変換部が共有されるように上記アナログ−デジタル変換部を複数備えており、上記スイッチ回路は、上記複数の上記第１の端子のそれぞれを選択的に上記アナログ−デジタル変換部の入力に接続することを特徴とする請求の範囲第１項または第２項に記載の表示装置の駆動回路。
5. データ信号線にデータ信号を出力するのに用いられる一方、上記アナログ信号の入力には用いられない第２の端子を備えていることを特徴とする請求の範囲第３項または第４項に記載の表示装置の駆動回路。
6. 請求の範囲第１項から第５項までのいずれか１項に記載の表示装置の駆動回路を備えていることを特徴とする表示装置。
7. 上記表示装置の駆動回路がＣＯＧ方式により表示パネルに実装されていることを特徴とする請求の範囲第６項に記載の表示装置。
8. 上記表示パネルの表示領域に光センサが備えられ、上記光センサの光検出強度に応じたセンサ出力が上記アナログ信号として上記第１の端子に入力されることを特徴とする請求の範囲第６項または第７項に記載の表示装置。
9. 各上記第１の端子は複数本で構成される１組のデータ信号線のそれぞれに時分割で接続されており、上記センサ出力の上記第１の端子への伝達に上記１組のデータ信号線のいずれか１本が用いられることを特徴とする請求の範囲第８項に記載の表示装置。
10. 各上記第１の端子は１本のデータ信号線に接続されており、上記センサ出力の上記第１の端子への伝達に上記１本のデータ信号線が用いられることを特徴とする請求の範囲第８項に記載の表示装置。

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