JP2008289138A - 半導体装置、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】ＥＭＩノイズの低減を図れる半導体装置、電気光学装置及び電子機器等の提供。
【解決手段】半導体装置９０は、ソース回路１００と制御回路３００を含む。ソース回路１００は、複数のオペアンプＯＰ１〜ＯＰ２５と、各トランスミッションゲートの一端が対応するソース線に接続される複数のトランスミッションゲートＴＧ１〜ＴＧ２５と、スイッチ制御信号を出力するバッファ回路ＢＦ１Ａ〜ＢＦ１２Ａを含む。各バッファ回路によりオン・オフされるトランスミッションゲートの個数をｎとし、各トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、各バッファ回路を構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとし、Ｋを定数とした場合に、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が成り立つ。
【選択図】図１

Description

本発明は、半導体装置、電気光学装置及び電子機器等に関する。

従来より、携帯電話機、テレビ、プロジェクタ（投写型表示装置）などの電子機器に用いられる電気光学パネルとして、単純マトリクス方式の液晶パネルや、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の電気光学パネルなどが知られている。また近年はＥＬ（Electro Luminescence）などの発光素子を用いた電気光学パネルも脚光を浴びている。

このような電気光学パネルを駆動する表示ドライバの従来例として、例えば特許文献１に開示される技術が知られている。この従来例では、駆動能力が高いオペアンプを用いたオペアンプ駆動と、隣接ソース線間での出力電圧のバラツキを低減できるＤＡＣ駆動とを、１Ｈ期間内において切り替えて電気光学パネルを駆動する。

しかしながら、この従来例では、電気光学パネルがアンテナとして機能し、表示ドライバにおいて発生したノイズがＥＭＩノイズとなり、携帯電話機の受信感度を低下させてしまうなどの問題が生じることが判明した。
特開２００１−１８８６１５号公報

本発明の幾つかの態様によれば、ＥＭＩノイズの低減を図れる半導体装置、電気光学装置及び電子機器を提供できる。

本発明は、電気光学パネルを駆動するための半導体装置であって、前記電気光学パネルの複数のソース線を駆動するソース回路と、前記ソース回路を制御する制御回路とを含み、前記ソース回路は、前記複数のソース線を駆動するための複数のオペアンプと、各トランスミッションゲートが前記複数のオペアンプの各オペアンプに対応して設けられ、各トランスミッションゲートの一端が前記複数のソース線のうちの対応するソース線に接続される複数のトランスミッションゲートと、前記複数のトランスミッションゲートをオン・オフするためのスイッチ制御信号を出力するバッファ回路とを含み、前記バッファ回路によりオン・オフされるトランスミッションゲートの個数をｎとし、前記各トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、前記バッファ回路を構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとし、Ｋを定数とした場合に、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）を満たす半導体装置に関係する。

本発明によれば、ソース回路は、複数のオペアンプと、複数のトランスミッションゲートと、バッファ回路を含み、バッファ回路が、複数のトランスミッションゲートをオン・オフするためのスイッチ制御信号を出力する。そして本発明では、トランスミッションゲートの個数ｎや、トランスミッションゲート、バッファ回路のＭＯＳＦＥＴのゲート幅Ｗｂ、Ｗａ、ゲート長Ｌｂ、Ｌａについて、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が成り立つ。このような関係を満たすバッファ回路によりｎ個のトランスミッションゲートを駆動すれば、スイッチ制御信号の立ち上がりや立ち下がりの際に発生する高周波ノイズを低減でき、ＥＭＩノイズの低減等を実現できる。

また本発明では、前記ソース回路は、複数のソースブロックと、各リピータ回路が前記複数のソースブロックの各ソースブロックに対応して設けられる複数のリピータ回路とを含み、前記複数のソースブロックの各ソースブロックに、前記複数のオペアンプ及び前記複数のトランスミッションゲートが設けられ、前記バッファ回路は、前記複数のリピータ回路の各リピータ回路に設けられ、前記各リピータ回路に設けられた前記バッファ回路が、前記各ソースブロックに設けられた前記複数のトランスミッションゲートをオン・オフするための前記スイッチ制御信号を出力してもよい。

このようにすれば、ソース回路を複数のソースブロックに分割したり、各ソースブロックに対応して各リピータ回路を設けることで、半導体装置の効率的なレイアウト配置等を実現できる。また、各リピータ回路にバッファ回路を設けて、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係を満たすことで、ＥＭＩノイズの低減等を実現できる。これにより、半導体装置の効率的なレイアウト配置とＥＭＩノイズの低減との両立等が可能になる。

また本発明では、前記各ソースブロックは、ｎ個のソース線駆動回路を含み、前記複数のオペアンプの各オペアンプ及び前記複数のトランスミッションゲートの各トランスミッションゲートは、前記ｎ個のソース線駆動回路の各ソース線駆動回路に設けられ、前記各リピータ回路に設けられた前記バッファ回路が、前記ｎ個のソース線駆動回路に設けられる前記複数のトランスミッションゲートをオン・オフするための前記スイッチ制御信号を出力してもよい。

このようにすれば、各ソースブロックにｎ個のソース線駆動回路を設け、各オペアンプや各トランスミッションゲートを各ソース線駆動回路に設けることで、半導体装置の効率的なレイアウト配置等を実現できる。また、各リピータ回路にバッファ回路を設けて、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係を満たすことで、ＥＭＩノイズの低減等を実現できる。

また本発明では、前記各ソースブロックは、画像データを受け、前記画像データのＤ／Ａ変換を行うＤ／Ａ変換回路を含み、前記Ｄ／Ａ変換回路が、前記ｎ個のソース線駆動回路により共用されてもよい。

このようにすれば、ｎ個のソース駆動回路に対して１つのＤ／Ａ変換回路を設ければ済むため、Ｄ／Ａ変換回路の占有面積を縮小でき、半導体装置の小面積化を図れる。

また本発明では、前記Ｄ／Ａ変換回路は、前記画像データとしてサブピクセル画像データを受け、前記サブピクセル画像データに対応した電圧を、第１〜第ｎのサンプリング期間の各サンプリング期間に時分割に出力し、前記ｎ個のソース線駆動回路の各ソース線駆動回路は、前記第１〜第ｎのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された電圧をサンプリングしてもよい。

このようにすれば、Ｄ／Ａ変換回路が、第１〜第ｎの各サンプリング期間に時分割に出力した電圧を、ｎ個のソース線駆動回路の各ソース線駆動回路により適正にサンプリングすることが可能になる。

また本発明では、前記各ソース線駆動回路は、前記各オペアンプにより構成されるフリップアラウンド型サンプルホールド回路を含んでもよい。

このようなフリップアラウンド型サンプルホールド回路を用いれば、ソース線駆動回路にサンプルホールド機能を持たせることができる共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の電圧をソース線に供給できる。

また本発明では、前記各トランスミッションゲートの他端は、前記フリップアラウンド型サンプルホールド回路を構成する前記各オペアンプの出力端子に接続されてもよい。

このようにすれば、フリップアラウンド型サンプルホールド回路のサンプリング期間においてオペアンプから出力される不安定な電圧が、ソース線に伝達されてしまう事態を防止できる。

また本発明では、前記フリップアラウンド型サンプルホールド回路は、その非反転入力端子にアナログ基準電源電圧が設定される前記各オペアンプと、前記各オペアンプの出力端子と反転入力端子との間に設けられる帰還用トランスミッションゲートと、前記各オペアンプの出力端子と第１のノードとの間に設けられるフリップアラウンド用トランスミッションゲートと、前記各オペアンプの前記反転入力端子と前記第１のノードとの間に設けられるサンプリング用キャパシタと、前記フリップアラウンド型サンプルホールド回路の入力ノードと前記第１のノードとの間に設けられるサンプリング用トランスミッションゲートとを含んでもよい。

このようにすれば、サンプリング期間において入力ノードへの入力電圧をサンプリング用キャパシタにサンプリングし、サンプリング用キャパシタのフリップアラウンド動作を行うことで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力できるようになる。

また本発明では、前記各トランスミッションゲートは、その一端が、前記複数のソース線のうちの対応するソース線に接続され、その他端が、前記複数のオペアンプのうちの対応するオペアンプの入力端子に接続されてもよい。

このようにすれば、いわゆるＤＡＣ駆動を実現でき、表示品質の向上等を図れる。

また本発明では、前記各トランスミッションゲートは、その一端が、前記複数のソース線のうちの対応するソース線に接続され、その他端に、共通電位が供給されてもよい。

このようにすれば、低消費電力化とＥＭＩノイズの低減の両立等を実現できる。

また本発明は、複数のトランスミッションゲートと、前記複数のトランスミッションゲートをオン・オフするためのスイッチ制御信号を出力するバッファ回路とを含み、前記バッファ回路によりオン・オフされるトランスミッションゲートの個数をｎとし、前記複数のトランスミッションゲートの各トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、前記バッファ回路を構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとし、Ｋを定数とした場合に、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）を満たす半導体装置に関係する。

本発明によれば、トランスミッションゲートの個数ｎや、トランスミッションゲート、バッファ回路のＭＯＳＦＥＴのゲート幅Ｗｂ、Ｗａ、ゲート長Ｌｂ、Ｌａについて、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が成り立つ。このような関係を満たすバッファ回路によりｎ個のトランスミッションゲートを駆動すれば、スイッチ制御信号の立ち上がりや立ち下がりの際に発生する高周波ノイズを低減でき、ＥＭＩノイズの低減等を図れる。

また本発明では、ｎ×Ｗｂ×Ｌｂ≧１２×（Ｗａ／Ｌａ）であってもよい。

また本発明は、上記のいずれかに記載の半導体装置を含む電気光学装置に関係する。

また本発明は、上記に記載の電気光学装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．半導体装置
図１に本実施形態の半導体装置９０（集積回路装置、ＬＣＤドライバ、表示ドライバ）の構成例を示す。この半導体装置９０は、ＬＣＤパネル等の電気光学パネル４００を駆動するものであり、ソース回路１００と制御回路３００を含む。またメモリ内蔵の場合にはメモリ２００（データ出力回路）を含むことができる。

電気光学パネル４００は、複数のソース線（データ線）と、複数のゲート線（走査線）と、ソース線及びゲート線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には液晶素子、ＥＬ素子等）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。

ソース回路１００（データドライバ、データ線駆動回路）は、電気光学パネル４００の複数のソース線（データ線）ＳＬ１〜ＳＬ３００を駆動する回路であり、ソース線ＳＬ１〜ＳＬ３００にソース信号（データ信号）を供給する。具体的には、例えば、ソース回路１００は、メモリ２００から画像データ（階調データ、表示データ）を受ける。そして例えば図示しない階調電圧生成回路（ガンマ補正回路）から複数の階調電圧を受け、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のソース線ＳＬ１〜ＳＬ３００に出力する。なお、本実施形態の半導体装置は、電気光学パネル４００に対してＣＯＧ方式で実装してもよいし、ＴＡＢ方式で実装してもよい。またソース回路１００等を構成するトランジスタをＴＦＴで形成し、ソース回路１００等を電気光学パネル４００の画素用のＴＦＴ（スイッチング素子）と共に一体的に形成してもよい。

メモリ２００（データ出力回路）は、電気光学パネル４００に画像を表示するための画像データを記憶する。具体的にはメモリ２００は、複数のメモリセルから構成されるメモリセルアレイを有し、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。またローアドレスについてのデコード処理を行って、ワード線の選択処理を行うローアドレスデコーダや、カラムアドレスについてのデコード処理を行い、メモリセルアレイのビット線の選択処理を行うカラムアドレスデコーダや、画像データのライト処理やリード処理を行うライト／リード回路などを含むことができる。なおメモリ非内蔵の場合には、メモリ２００の代わりに、時分割に入力される画像データを取り込んで格納するデータレジスタと、データレジスタに対して画像データの取り込み信号（ＥＩＯ信号を順次シフトした信号）を出力するシフトレジスタ（双方向シフトレジスタ）と、データレジスタに格納された画像データをラッチパルスに基づいてラッチするデータラッチ回路などを設ければよい。

制御回路３００はソース回路１００を制御する。またメモリ２００の制御も行う。具体的には制御回路３００は、駆動タイミングを制御するための制御信号や表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。この制御回路３００は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

ソース回路１００は、複数のオペアンプＯＰ１〜ＯＰ２５等と、複数のトランスミッションゲートＴＡ１〜ＴＡ２５、ＴＢ１〜ＴＢ２５等と、複数のバッファ回路ＢＦ１Ａ〜ＢＦ１２Ａ、ＢＦ１Ｂ〜ＢＦ１２Ｂを含む。

具体的には、図１ではソース回路１００が、複数のソースブロックＳＢ１〜ＳＢ１２に分割されている。そしてＢＦ１Ａ〜ＢＦ１２Ａ、ＢＦ１Ｂ〜ＢＦ１２Ｂの各バッファ回路は各ソースブロック毎に設けられている。またソースブロックＳＢ１は、オペアンプＯＰ１〜ＯＰ２５と、トランスミッションゲートＴＡ１〜ＴＡ２５、ＴＢ１〜ＴＢ２５を含む。またＤ／Ａ変換回路ＤＡＣ１〜ＤＡＣ２５を含むことができる。ソースブロックＳＢ２〜ＳＢ１２もソースブロックＳＢ１と同様の構成となる。なおソースブロックの分割数は任意であり、各ソースブロックに含まれるオペアンプやトランスミッションゲートの個数も任意である。またソース回路１００を複数のソースブロックＳＢ１〜ＳＢ１２に分割しない変形実施も可能である。

オペアンプ（演算増幅器）ＯＰ１〜ＯＰ２５はソース線ＳＬ１〜ＳＬ２５を駆動するための回路である。具体的には、オペアンプＯＰ１〜ＯＰ２５は、その出力端子がその反転入力端子に接続されるボルテージフォロワ接続の構成となっており、ＤＡＣ１〜ＤＡＣ２５からの出力電圧のインピーダンス変換回路として機能する。これらのオペアンプＯＰ１〜ＯＰ２５の各々は、例えばソース線ＳＬ１〜ＳＬ２５の各々に対応して設けられる。なお複数のソース線（データ線）を１つのオペアンプで駆動するマルチ駆動手法を採用してもよい。

トランスミッションゲート（トランスファーゲート、スイッチ素子）ＴＡ１〜ＴＡ２５は、その各トランスミッションゲートが、ＯＰ１〜ＯＰ２５の各オペアンプに対応して設けられる。そして各トランスミッションゲートの一端が、複数のソース線ＳＬ１〜ＳＬ２５のうちの対応するソース線に接続される。また、各トランスミッションゲートの他端が、対応するオペアンプの入力端子（Ｄ／Ａ変換回路の出力端子）に接続される。例えばトランスミッションゲートＴＡ１は、オペアンプＯＰ１に対応して設けられ、その一端がソース線ＳＬ１に接続され、その他端がオペアンプＯＰ１の入力端子（非反転入力端子）に接続される。トランスミッションゲートＴＡ２〜ＴＡ２５も同様である。なお、これらのトランスミッションゲートＴＡ１〜ＴＡ２５により第１のスイッチ回路が構成される。

トランスミッションゲートＴＢ１〜ＴＢ２５は、その各トランスミッションゲートが、ＯＰ１〜ＯＰ２５の各オペアンプに対応して設けられる。そして各トランスミッションゲートの一端が、複数のソース線ＳＬ１〜ＳＬ２５のうちの対応するソース線に接続される。また、各トランスミッションゲートの他端が、対応するオペアンプの出力端子に接続される。例えばトランスミッションゲートＴＢ１は、オペアンプＯＰ１に対応して設けられ、その一端がソース線ＳＬ１に接続され、その他端がオペアンプＯＰ１の出力端子に接続される。トランスミッションゲートＴＢ２〜ＴＢ２５も同様である。なお、これらのトランスミッションゲートＴＢ１〜ＴＢ２５により第２のスイッチ回路が構成される。

Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣ２５は、画像データを受けて、画像データのＤ／Ａ変換を行う。例えば、Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣ２５の入力端子はメモリ２００の出力線ＭＬ１〜ＭＬ２５に接続され、メモリ２００から読み出された画像データのＤ／Ａ変換を行う。具体的には、Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣ２５は、図示しない階調電圧生成回路（ガンマ補正回路）から複数の階調電圧（例えば６４、１２８又は２５６階調等の電圧）を受け、これらの複数の階調電圧の中から、画像データに対応する階調電圧を選択することで、画像データのＤ／Ａ変換を実現する。またＤ／Ａ変換回路ＤＡＣ１〜ＤＡＣ２５の出力端子は、オペアンプＯＰ１〜ＯＰ２５の非反転入力端子及びトランスミッションゲートＴＡ１〜ＴＡ２５の他端に接続される。

バッファ回路ＢＦＡ１は、トランスミッションゲートＴＡ１〜ＴＡ２５をオン・オフするためのスイッチ制御信号を出力する。具体的にはバッファ回路ＢＦＡ１はインバータＢ１、Ｂ２、Ｂ３を含む。そして制御回路３００からの制御信号ＣＮＴをインバータＢ１、Ｂ２でバッファリングして、ＣＮＴの非反転信号となるスイッチ制御信号（正論理）を、トランスミッションゲートＴＡ１〜ＴＡ２５を構成するＮ型ＭＯＳＦＥＴ（Ｎ型トランジスタ）のゲートに供給する。またバッファ回路ＢＦＡ１は、制御信号ＣＮＴをインバータＢ３でバッファリングして、ＣＮＴの反転信号となるスイッチ制御信号（負論理）を、トランスミッションゲートＴＡ１〜ＴＡ２５を構成するＰ型ＭＯＳＦＥＴ（Ｐ型トランジスタ）のゲートに供給する。

バッファ回路ＢＦＢ１は、トランスミッションゲートＴＢ１〜ＴＢ２５をオン・オフするためのスイッチ制御信号を出力する。具体的にはバッファ回路ＢＦＢ１はインバータＢ４、Ｂ５、Ｂ６を含む。そして制御信号ＣＮＴをインバータＢ０で反転した信号ＸＣＮＴをインバータＢ４、Ｂ５でバッファリングして、ＣＮＴの反転信号となるスイッチ制御信号を、トランスミッションゲートＴＢ１〜ＴＢ２５を構成するＮ型ＭＯＳＦＥＴのゲートに供給する。またバッファ回路ＢＦＢ１は、信号ＸＣＮＴをインバータＢ６でバッファリングして、ＣＮＴの非反転信号となるスイッチ制御信号を、トランスミッションゲートＴＢ１〜ＴＢ２５を構成するＰ型ＭＯＳＦＥＴのゲートに供給する。

次に本実施形態の動作について説明する。制御回路３００からの制御信号ＣＮＴがＬレベルになると、ＴＢ１〜ＴＢ２５の各トランスミッションゲートを構成するＮ型及びＰ型ＭＯＳＦＥＴがオンになり、オペアンプＯＰ１〜ＯＰ２５の出力端子がソース線ＳＬ１〜ＳＬ２５に電気的に接続され、オペアンプ駆動が実現される。具体的にはＤＡＣ１〜ＤＡＣ２５の出力電圧がオペアンプＯＰ１〜ＯＰ２５によりインピーダンス変換されてソース線ＳＬ１〜ＳＬ２５に出力される。これによりソース線ＳＬ１〜ＳＬ２５の電圧が、画像データに対応した所望電圧に近づく。

次に制御回路３００からの制御信号ＣＮＴがＨレベルになると、ＴＡ１〜ＴＡ２５の各トランスミッションゲートを構成するＮ型及びＰ型ＭＯＳＦＥＴがオンになり、ＤＡＣ１〜ＤＡＣ２５の出力端子がソース線ＳＬ１〜ＳＬ２５に電気的に接続され、ＤＡＣ駆動が実現される。具体的にはＤＡＣ１〜ＤＡＣ２５の出力電圧が、トランスミッションゲートＴＡ１〜ＴＡ２５を介してソース線ＳＬ１〜ＳＬ２５に直接に出力される。これにより、オペアンプ駆動により所望電圧に近づいた電圧を、所望電圧に正確に設定できるようになる。

これらのオペアンプ駆動とＤＡＣ駆動は、１水平走査期間（１Ｈ期間）内において、１又は複数回、行われる。例えば電気光学パネル４００のトランジスタ（スイッチ素子）が低温ポリシリコンのＴＦＴにより形成され、いわゆるマルチ駆動を行う場合には、オペアンプ駆動とＤＡＣ駆動を複数回（例えば３回）繰り返せばよい。

２．ＥＭＩの低減
さて、上述のオペアンプ駆動では、オペアンプＯＰ１〜ＯＰ２５が有するオフセット電圧のバラツキが原因で、ＳＬ１〜ＳＬ２５の電圧がソース線間でばらついてしまう。一方、ＤＡＣ駆動では、ＤＡＣ１〜ＤＡＣ２５の出力インピーダンスが高いため、ＳＬ１〜ＳＬ２５の電圧が、画像データに対応した所望電圧に近づくまでに時間を要してしまう。このため、図１では、まずオペアンプ駆動を行って、ソース線ＳＬ１〜ＳＬ２５を所望電圧に近づけた後に、ＤＡＣ駆動を行って、ソース線ＳＬ１〜ＳＬ２５を画像データに対応した所望電圧に正確に設定する。

この場合にトランスミッションゲートのオン・オフに時間がかかってしまうと、駆動時間が間に合わなくなり、ソース線ＳＬ１〜ＳＬ２５を所望電圧に正確に設定することが難しくなる可能性がある。

このため、図２の比較例では、トランスミッションゲート毎にバッファ回路を設ける手法を採用している。即ちトランスミッションゲートＴＡ１〜ＴＡ２５に対応して、バッファ回路ＢＡ１〜ＢＡ２５を設け、トランスミッションゲートＴＢ１〜ＴＢ２５に対応して、バッファ回路ＢＢ１〜ＢＢ２５を設ける。こうすることで、バッファ回路ＢＡ１〜ＢＡ２５、ＢＢ１〜ＢＢ２５のスイッチ制御信号の立ち上がりや立ち下がりを、図１に比べて速くすることが可能になる。

ところが、このように駆動時間を短くするためにスイッチ制御信号の立ち上がりや立ち下がりを速くすると、スイッチ制御信号の立ち上がりや立ち下がりの際に発生するノイズが高周波成分をより多く含むようになる。そして、この高周波成分のノイズが、ソース線ＳＬ１〜ＳＬ２５を介して電気光学パネル４００に伝達され、電気光学パネル４００がアンテナとなって、外部に、大きなノイズレベルのＥＭＩノイズが輻射される事態が生じてしまうことが判明した。

特に、ＬＣＤドライバでは、多数のソース線（例えば図１では３００本）に対応した多数のトランスミッションゲートが、同時にオン又はオフされるため、ソース回路１００が発生するノイズのレベルは高く、ＥＭＩのノイズレベルも非常に高くなる。

そして、例えば本実施形態の半導体装置を携帯電話機に組み込んだ場合には、このようなＥＭＩノイズの発生により、携帯電話機の受信感度を低下させてしまうなどの問題が生じる。そしてこのＥＭＩノイズは、オペアンプ駆動とＤＡＣ駆動の切り替え回数が多いマルチ駆動等では更に深刻な問題となる。

そこで本実施形態では、これまでは図２のように１つのトランスミッションゲート毎に設けられていたバッファ回路を、図１のように複数（ｎ個）のトランスミッションゲート毎に設ける手法を採用している。即ち、バッファ回路ＢＦ１Ａにより複数のトランスミッションゲートＴＡ１〜ＴＡ２５のオン・オフを制御する。同様にバッファ回路ＢＦ１Ｂにより複数のトランスミッションゲートＴＢ１〜ＴＢ２５のオン・オフを制御する。なおトランスミッションゲートＴＢ１〜ＴＢ２５側については、各トランスミッションゲート毎にバッファ回路を設ける構成とすることも可能である。

図１のように１つのバッファ回路からのスイッチ制御信号で複数のトランスミッションゲートをオン・オフする手法によれば、１つのバッファ回路により駆動されるトランスミッションゲートのＭＯＳＦＥＴのトータルのゲート容量が大きくなるため、スイッチ制御信号の立ち上がりや立ち下がりの波形を鈍らせることできる。これにより、スイッチ制御信号の立ち上がりや立ち下がりの際に発生するノイズの高周波成分（例えば８００〜１４００ＭＨｚのデジタルノイズ）を格段に減らすことができ、これらのノイズが電気光学パネル４００に伝達してＥＭＩノイズが発生してしまう事態を防止できる。また、スイッチ制御信号の立ち上がりや立ち下がりが鈍ると、その分だけ実質的な駆動時間が短くなってしまう。しかしながら、信号の立ち上がり時間や立ち下がり時間は、全体的な駆動時間に比べて十分に短いため、電気光学パネル４００の表示特性に及ぼす悪影響は最小限であることも判明した。そこで図１では、１つのバッファ回路により複数のトランスミッションゲートをオン・オフする手法を採用している。

ところで、図１の手法によりＥＭＩノイズを低減するためには、バッファ回路によりオン・オフされるトランスミッションゲートの個数と、各トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅・ゲート長と、各バッファ回路を構成するＭＯＳＦＥＴのゲート幅・ゲート長の関係が重要になる。

そこで本実施形態では、バッファ回路によりオン・オフされるトランスミッションゲートの個数ｎとし、トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、バッファ回路（インバータ）を構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとし、Ｋ（Ｋ＞２。例えばＫ＝１０、更に望ましくはＫ＝１２）を定数とした場合に、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が満たされるようにしている。即ち、１つのバッファ回路によりオン・オフされるトランスミッションゲートの個数ｎを、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）となるように設定する。このような関係にすることで、ＥＭＩノイズの低減が可能になる。

例えば図１では、ｎ＝２５個のトランスミッションゲート（例えばＴＡ１〜ＴＡ２５）を１つのバッファ回路（例えばＢＦ１Ａ）でオン・オフ制御している。またトランスミッションゲートを構成するＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのゲート幅をＷｂ＝２０．０μｍ、ゲート長をＬｂ＝０．６μｍとする。また、バッファ回路（例えばインバータＢ１、Ｂ３）を構成するＰ型ＭＯＳＦＥＴのゲート幅をＷｐａ＝１２．０μｍ、ゲート長をＬｐａ＝０．６μｍとし、Ｎ型ＭＯＳＦＥＴのゲート幅をＷｎａ＝４．０μｍ、ゲート長をＬｎａ＝０．６μｍとする。ここでバッファ回路では、Ｐ型ＭＯＳＦＥＴのゲート幅Ｗｐａの方がＮ型ＭＯＳＦＥＴのゲート幅Ｗｎａより大きいので、Ｐ型ＭＯＳＦＥＴを基準に考えて、バッファ回路のＭＯＳＦＥＴのゲート幅をＷａ＝１２．０μｍ、ゲート長をＬａ＝０．６μｍとして算出する。すると、ｎ×Ｗｂ×Ｌｂ＝２５×２０．０×０．６＝３００≧Ｋ×（Ｗａ／Ｌａ）＝１２×（１２．０／０．６）＝２４０の関係を満たしている。

なお、ｎ、Ｗａ、Ｌａ、Ｗｂ、Ｌｂの組み合わせは図１に限定されない。例えば図３に本実施形態の変形例を示す。図３では、ｎ＝５０個のトランスミッションゲートを１つのバッファ回路でオン・オフ制御している。またトランスミッションゲートのＭＯＳＦＥＴ（Ｐ型及びＮ型）のゲート幅はＷｂ＝１０．０μｍ、ゲート長はＬｂ＝０．６μｍであり、バッファ回路のＭＯＳＦＥＴ（Ｐ型）のゲート幅はＷａ＝１２．０μｍ、ゲート長はＬａ＝０．６μｍになっている。この場合にも、ｎ×Ｗｂ×Ｌｂ＝５０×１０．０×０．６＝３００≧Ｋ×（Ｗａ／Ｌａ）＝１２×（１２．０／０．６）＝２４０の関係を満たしており、ＥＭＩノイズを低減できる。

例えば、バッファ回路のＭＯＳＦＥＴの電流供給能力を表す素子パラメータβａは、βａ＝μ×Ｃｏｘ×（Ｗａ／Ｌａ）と表される。ここでμは移動度であり、Ｃｏｘはゲート酸化膜の単位面積あたりの容量値である。一方、トランスミッションゲートのＭＯＳＦＥＴのゲート容量Ｃｂは、Ｃｂ＝Ａ×Ｗｂ×Ｌｂと表すことができる。なお、ゲート容量はゲート電圧依存性があるため、定数Ａを使用して近似している。

ここで、トランスミッションゲートのスイッチング時定数パラメータをＴＣとすると、ＴＣは下式（１）のように表される。

ＴＣ＝（ｎ×Ｃｂ）／βａ
＝（ｎ×Ａ×Ｗｂ×Ｌｂ）／｛μ×Ｃｏｘ×（Ｗａ／Ｌａ）｝ （１）
また、例えばＷａ＝１２．０μｍ、Ｌａ＝０．６μｍ、Ｗｂ＝２０．０μｍ、Ｌｂ＝０．６μｍである本実施形態の半導体装置（ＬＣＤドライバ）により電気光学パネル４００を実際に駆動すると、図２の比較例のようにｎ＝１の場合には、高周波（例えば８００〜１４００ＭＨｚ）のＥＭＩノイズが観測された。またｎ＜２０の場合（例えばｎ＝８）にも、ｎ＝１に比べればノイズレベルは低くなるものの、高周波のＥＭＩノイズが観測された。一方、ｎ≧２０の場合（例えばｎ＝２０、ｎ＝４０）には、高周波のＥＭＩノイズは観測されなかった。

そこで、ｎ＝２０、Ｗａ＝１２．０μｍ、Ｌａ＝０．６μｍ、Ｗｂ＝２０．０μｍ、Ｌｂ＝０．６μｍの場合のスイッチング時定数パラメータの値をＴＣｍｉｎとすると、ＴＣｍｉｎは下式（２）のように表される。

ＴＣｍｉｎ＝（ｎ×Ａ×Ｗｂ×Ｌｂ）／｛μ×Ｃｏｘ×（Ｗａ／Ｌａ）｝
＝（２０×Ａ×２０×０．６）／｛μ×Ｃｏｘ×（１２／０．６）｝
＝１２×｛Ａ／（μ×Ｃｏｘ）｝ （２）
ｎ≧２０の場合にはＥＭＩノイズが観測されなかったことから、スイッチング時定数パラメータは、ＴＣ≧ＴＣｍｉｎの関係を満たせばよい。従って、上式（１）（２）より、（ｎ×Ａ×Ｗｂ×Ｌｂ）／｛μ×Ｃｏｘ×（Ｗａ／Ｌａ）｝≧１２×｛Ａ／（μ×Ｃｏｘ）｝となるため、Ａ、μ、Ｃｏｘの項が消去されて、ｎ×Ｗｂ×Ｌｂ／（Ｗａ／Ｌａ）≧１２の関係が成り立つ。従って、ｎ×Ｗｂ×Ｌ≧Ｋ×（Ｗａ／Ｌａ）＝１２×（Ｗａ／Ｌｂ）の関係が成り立つことになる。このような関係にすることで、実測結果から明らかなように、ＥＭＩノイズの発生を防止できる。

３．第１の詳細例
次に本実施形態の第１の詳細例について説明する。図４に第１の詳細例の半導体装置９０（集積回路装置）の具体的なレイアウト配置例を示す。なお図４において、半導体装置９０の短辺ＳＤ１から対向する短辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、第１の方向に直交する方向（長辺ＳＤ２からＳＤ４へと向かう方向）を第２の方向Ｄ２とし、第１の方向Ｄ１の反対方向を第３の方向Ｄ３とし、第２の方向Ｄ２の反対方向を第４の方向Ｄ４としている。

図４において、図１のソース回路１００として、複数のソースブロックＳＢ１〜ＳＢ１２と、複数のリピータ回路ＲＰ１〜ＲＰ１２が設けられている。また図１のメモリ２００は、複数のメモリブロックＭＢ１〜ＭＢ１２に分割されて配置されている。

ＳＢ１〜ＳＢ１２の各ソースブロックは、ＭＢ１〜ＭＢ１２のうちの対応するメモリブロックとＤ１方向に沿って例えば隣接して配置される。そしてＳＢ１〜ＳＢ１２の各ソースブロックは、ＭＢ１〜ＭＢ１２のうちの対応するメモリブロックから読み出された画像データを受け、対応するソース線を駆動する。即ち、読み出された画像データをＤ／Ａ変換回路によりＤ／Ａ変換して、得られた電圧をソース線に出力する。

ＲＰ１〜ＲＰ１２の各リピータ回路は、ＳＢ１〜ＳＢ１２の各ソースブロック（各メモリブロック）に対応して設けられる。例えば図４では、ソースブロックＳＢ１、メモリブロックＭＢ１、リピータ回路ＲＰ１はＤ１方向に沿って配置される。また、図示しないソースブロックＳＢ２、メモリブロックＭＢ２、リピータ回路ＲＰ２もＤ１方向に沿って配置される。他のソースブロック、メモリブロック、リピータ回路の配置も同様である。このようなレイアウト配置にすることで、半導体装置９０のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。

ＲＰ１〜ＲＰ１２の各リピータ回路は、例えば半導体装置９０の中央部付近に配置された制御回路３００からの信号を受けてバッファリングし、対応するソースブロックやメモリブロックに対して出力する。リピータ回路ＲＰ１〜ＲＰ１２によりバッファリングされる信号としては、例えば、画像データ信号、アドレス信号、メモリ制御信号、表示制御信号、ドライバ制御信号、ＤＡＣ制御信号、オペアンプ用の制御信号、トランスミッションゲート用のスイッチ制御信号などを想定できる。

例えば図４の半導体装置９０は、Ｄ２方向（短辺方向）での幅に比べて、Ｄ１方向（長辺方向）での長さは長くなる。従って、リピータ回路ＲＰ１〜ＲＰ１２を設けないと、制御回路３００から出力される信号の波形が鈍ってしまい、各ブロックに対して適正に信号を伝送できなくなるおそれがある。この点、図４のようなリピータ回路ＲＰ１〜ＲＰ１２を設ければ、信号の波形が鈍るのを防止でき、信号の伝送エラー等を防止できる。

そして図４では、ＳＢ１〜ＳＢ１６の各ソースブロックに、複数のオペアンプＯＰや複数のトランスミッションゲートがＴＧ設けられている。これらのオペアンプＯＰ、トランスミッションゲートＴＧは、図１のオペアンプＯＰ１〜ＯＰ２５、トランスミッションゲートＴＡ１〜ＴＡ２５、ＴＢ１〜ＴＢ２５などである。

また図４では、各バッファ回路ＢＦは、ＲＰ１〜ＲＰ１２の各リピータ回路に設けられる。そしてＲＰ１〜ＲＰ１２の各リピータ回路に設けられた各バッファ回路ＢＦが、ＳＢ１〜ＳＢ１２の各ソースブロックに設けられた複数のトランスミッションゲートＴＧをオン・オフするためのスイッチ制御信号を出力する。即ち制御回路３００からの制御信号をバッファリングして、スイッチ制御信号としてトランスミッションゲートＴＧに出力する。

この時、本実施形態では、前述のｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が成り立つように、ソースブロックＳＢ１〜ＳＢ１２やリピータ回路ＲＰ１〜ＲＰ１２のレイアウト配置を決める。具体的には、トランスミッションゲートＴＧを構成するＭＯＳＦＥＴのＷｂ、Ｌｂや、バッファ回路ＢＦを構成するＭＯＳＦＥＴのＷａ、Ｌａが決まると、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係式により、１つのバッファ回路ＢＦが制御するトランスミッションゲートの個数ｎが特定される。そして、トランスミッションゲートＴＧの個数が、特定されたｎになるように、ソースブロックの分割数を決める。例えば図１ではｎ＝２５であり、この場合には各ソースブロックのトランスミッションゲートＴＧの個数がｎ＝２５になるように、ソースブロックの分割数を決定し、図４ではソース回路１００は１２個のソースブロックＳＢ１〜ＳＢ１２に分割されている。逆に、ソースブロックの分割数を先に決定し、この分割数からトランスミッションゲートＴＧの個数ｎを特定し、特定された個数ｎと、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係式から、トランスミッションゲートＴＧやバッファ回路ＢＦのゲート幅Ｗｂ、Ｗａやゲート長Ｌｂ、Ｌａを決めてもよい。

以上の第１の詳細例の手法によれば、ソース回路１００を複数のソースブロックに分割して、レイアウト配置を最適化することで、半導体装置９０の小面積化を図りながら、そのレイアウト配置に応じて最適なｎ、Ｗｂ、Ｌｂ、Ｗａ、Ｌａを設定することで、ＥＭＩノイズの低減も図れるようになる。従って、半導体装置９０の小面積化とＥＭＩノイズの低減を両立できる。

４．第２の詳細例
次に本実施形態の第２の詳細例について説明する。図５に第２の詳細例の半導体装置９０（集積回路装置）の具体的なレイアウト配置例を示す。

図５では、ソース回路１００として、複数のソースブロックＳＢ１〜ＳＢ３００と、複数のリピータ回路ＲＰ１〜ＲＰ３００が設けられている。また複数の階調電圧を生成する階調電圧生成回路３０２（ガンマ補正回路）が設けられている。そしてメモリ２００は、複数のメモリブロックＭＢ１〜ＭＢ１２に分割されて配置されている。具体的にはソースブロックＳＢ１〜ＳＢ３００とメモリブロックＭＢ１〜ＭＢ１２はＤ２方向に沿って隣接配置されている。なおＭＢ１〜ＭＢ１２の各メモリブロックは、例えば２５個のソースブロックにより共用される。

ＳＢ１〜ＳＢ３００の各ソースブロックは、例えばｎ＝３個のソース線駆動回路ＤＲ、ＤＧ、ＤＢを含む。これらのＤＲ、ＤＧ、ＤＢの各ソース線駆動回路は、Ｒ、Ｇ、Ｂの各サブピクセルに対応して設けられる。例えばソース線駆動回路ＤＲ、ＤＧ、ＤＢは、各々、Ｒ、Ｇ、Ｂのサブピクセルのソース線のための駆動回路となる。

またＲＰ１〜ＲＰ３００の各リピータ回路は、ＳＢ１〜ＳＢ３００の各ソースブロックに対応して設けられる。具体的にはＲＰ１〜ＲＰ３００の各リピータ回路は、ＳＢ１〜ＳＢ３００の対応するソースブロックとＤ１方向に沿って隣接配置される。

また複数のオペアンプの各オペアンプＯＰや、複数のトランスミッションゲートの各トランスミッションゲートＴＧは、ｎ＝３個のＤＲ、ＤＧ、ＤＢの各ソース線駆動回路に設けられる。そしてＲＰ１〜ＲＰ３００の各リピータ回路に設けられた各バッファ回路ＢＦが、ソース線駆動回路ＤＲ、ＤＧ、ＤＢに設けられる複数のトランスミッションゲートＴＧをオン・オフするためのスイッチ制御信号を出力する。即ち、各バッファ回路ＢＦは、制御回路３００からの制御信号をバッファリングして、スイッチ制御信号として複数のトランスミッションゲートＴＧに出力する。

図５においても、前述のｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が成り立つように、ソースブロックＳＢ１〜ＳＢ３００やリピータ回路ＲＰ１〜ＲＰ３００のレイアウト配置を決める。例えば図５では、各ソースブロックのトランスミッションゲートＴＧの個数がｎ＝３になるように、ソースブロックの分割数を決定しており、ソース回路１００は３００個のソースブロックＳＢ１〜ＳＢ３００に分割されている。逆に、ソースブロックの分割数を先に決定し、この分割数からトランスミッションゲートＴＧの個数ｎを特定し、特定された個数ｎと、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係式から、トランスミッションゲートＴＧのＷｂ、Ｌｂや、バッファ回路ＢＦのＷａ、Ｌａを決めてもよい。

以上の第２の詳細例の手法によれば、半導体装置９０の小面積化を図りながら、そのレイアウト配置に応じて最適なｎ、Ｗｂ、Ｌｂ、Ｗａ、Ｌａを設定することで、ＥＭＩノイズの低減も図れ、半導体装置９０の小面積化とＥＭＩノイズの低減を両立できる。

また図５の第２の詳細例では、ＳＢ１〜ＳＢ３００の各ソースブロックは、Ｄ／Ａ変換回路ＤＡＣを含む。このＤ／Ａ変換回路ＤＡＣは、例えば対応するメモリブロックから画像データを受け、画像データのＤ／Ａ変換を行う。

そして図５では、Ｄ／Ａ変換回路ＤＡＣが、各ソースブロック内のｎ＝３個のソース線駆動回路ＤＲ、ＤＧ、ＤＢにより共用される。例えばＤＲ、ＤＧ、ＤＢの各ソース線駆動回路は、Ｄ／Ａ変換回路ＤＡＣから時分割に出力されるＲ、Ｇ、Ｂの各サブピクセルに対応した出力電圧を受け、対応するソース線を駆動する。具体的には、Ｄ／Ａ変換回路ＤＡＣは、画像データとしてサブピクセル画像データを受け、サブピクセル画像データに対応した電圧を、第１〜第３のサンプリング期間（広義には第１〜第ｎのサンプリング期間、第１〜第ｎの期間）の各サンプリング期間に時分割に出力する。そしてｎ＝３個のＤＲ、ＤＧ、ＤＢの各ソース線駆動回路は、第１〜第３の各サンプリング期間においてＤ／Ａ変換回路ＤＡＣから出力された電圧をサンプリングする。そしてサンプリングされた電圧を、対応するソース線に出力する。この場合にＤＲ、ＤＧ、ＤＢの各ソース線駆動回路は、サンプルホールド回路を含むことができ、更に具体的には、いわゆるフリップアラウンド型サンプルホールド回路を含むことができる。

図６に第２の詳細例の動作を説明するための信号波形例を示す。図５の階調電圧生成回路３０２は、Ｒ、Ｇ、Ｂ用の階調電圧ＶＲ、ＶＧ、ＶＢ（６４、１２８又は２５６階調等の電圧）を時分割に出力する。即ち、Ｒ、Ｇ、Ｂ成分毎にガンマ特性が異なるため、階調電圧生成回路３０２は、Ｒ、Ｇ、Ｂ成分用のガンマ補正が施された階調電圧ＶＲ、ＶＧ、ＶＢ（階調電圧群）に出力する。

Ｄ／Ａ変換回路ＤＡＣは、これらのＶＲ、ＶＧ、ＶＢの各々に対応する複数の階調電圧と、画像データを受け、画像データに対応する出力電圧ＱＲ、ＱＧ、ＱＢを時分割に出力する。例えば第１のサンプリング期間Ｔ１ではＲ用の出力電圧ＱＲを出力し、第２のサンプリング期間Ｔ２ではＧ用の出力電圧ＱＧを出力し、第３のサンプリング期間Ｔ３ではＢ用の出力電圧ＱＢを出力する。そしてＲ用のソース線駆動回路ＤＲは、第１のサンプリング期間Ｔ１においてＤ／Ａ変換回路ＤＡＣから出力された電圧ＱＲをサンプリングして、ホールドする。同様に、Ｇ用、Ｂ用のソース線駆動回路ＤＧ、ＤＢは、各々、第２、第３のサンプリング期間Ｔ２、Ｔ３においてＤ／Ａ変換回路ＤＡＣから出力された電圧ＱＧ、ＱＢをサンプリングして、ホールドする。そして、これらのホールドされた電圧が、例えば次の１Ｈ期間においてソース線に出力される。

例えば前述の図１では、各オペアンプ毎（各ソース線毎）にＤ／Ａ変換回路を設けているため、Ｄ／Ａ変換回路の占有面積が大きくなり、半導体装置９０が大規模化してしまうという課題がある。この点、図５の第２の詳細例では、ソース線駆動回路ＤＲ、ＤＧ、ＤＢにサンプルホールド機能を持たせることで、Ｄ／Ａ変換回路ＤＡＣを共用できるようになる。従って、図１に比べてＤ／Ａ変換回路の占有面積が小さくなり、チップサイズを縮小できる。

なお図５では、各ソースブロックが含むソース線駆動回路の個数がｎ＝３である場合の例を示したが、本実施形態はこれに限定されない。例えば図７（Ａ）では、ソースブロックＳＢは、ｎ＝６個のソース線駆動回路ＤＲ１、ＤＧ１、ＤＢ１、ＤＲ２、ＤＧ２、ＤＢ２を含んでいる。ここでソース線駆動回路ＤＲ１、ＤＧ１、ＤＢ１は、第１の画素を構成するＲ、Ｇ、Ｂのサブピクセルに対応するソース線を駆動する。一方、ソース線駆動回路ＤＲ２、ＤＧ２、ＤＢ２は、第１の画素に隣接する第２の画素を構成するＲ、Ｇ、Ｂのサブピクセルに対応するソース線を駆動する。そしてオペアンプＯＰ、トランスミッションゲートＴＧは、これらのＤＲ１〜ＤＢ１、ＤＲ２〜ＤＢ２の各ソース線駆動回路に設けられ、リピータ回路ＲＰに設けられるバッファ回路ＢＦは、これらの複数のトランスミッションゲートＴＧにスイッチ制御信号を供給する。

図７（Ｂ）に、図７（Ａ）の構成を採用した場合の信号波形例を示す。階調電圧生成回路３０２は、Ｒ、Ｇ、Ｂ用の階調電圧ＶＲ、ＶＧ、ＶＢを時分割に出力する。Ｄ／Ａ変換回路ＤＡＣは、第１、第２のサンプリング期間Ｔ１、Ｔ２において、Ｒ用の出力電圧ＱＲ１、ＱＲ２を出力し、第３、第４のサンプリング期間Ｔ３、Ｔ４において、Ｇ用の出力電圧ＱＧ１、ＱＧ２を出力し、第５、第６のサンプリング期間Ｔ５、Ｔ６において、Ｂ用の出力電圧ＱＢ１、ＱＢ２を出力する。そしてＲ用のソース線駆動回路ＤＲ１、ＤＲ２は、第１、第２のサンプリング期間Ｔ１、Ｔ２において出力された電圧ＱＲ１、ＱＲ２をサンプリングする。Ｇ用のソース線駆動回路ＤＧ１、ＤＧ２は、第３、第４のサンプリング期間Ｔ３、Ｔ４において出力された電圧ＱＧ１、ＱＧ２をサンプリングする。Ｂ用のソース線駆動回路ＤＢ１、ＤＢ２は、第５、第６のサンプリング期間Ｔ５、Ｔ６において出力された電圧ＱＢ１、ＱＢ２をサンプリングする。このように、１つのソースブロックＳＢに含ませるソース線駆動回路の個数ｎは任意である。

５．フリップアラウンド型サンプルホールド回路
図５で説明したソース線駆動回路ＤＲ、ＤＧ、ＤＢは、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧（入力信号）に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。

図８にソース線駆動回路ＤＲ、ＤＧ、ＤＢの具体的な構成例を示す。図８において、オペアンプＯＰ、帰還用トランスミッションゲートＴＦＤ、フリップアラウンド用トランスミッションゲートＴＡＲ、サンプリング用トランスミッションゲートＴＳＭ、サンプリング用キャパシタＣＳによりフリップアラウンド型サンプルホールド回路が構成される。

具体的にはオペアンプＯＰは、その非反転入力端子（第２の入力端子）にＡＧＮＤ（アナログ基準電源電圧）が設定される。ここで例えばＡＧＮＤ＝ＶＤＤ／２である。帰還用トランスミッションゲートＴＦＤは、オペアンプＯＰの出力端子と反転入力端子との間に設けられる。フリップアラウンド用トランスミッションゲートＴＡＲは、オペアンプＯＰの出力端子と第１のノードＮＳ１との間に設けられる。サンプリング用キャパシタＣＳは、オペアンプＯＰの反転入力端子（第１の入力端子）と第１のノードＮＳ１との間に設けられる。サンプリング用トランスミッションゲートＴＳＭは、フリップアラウンド型サンプルホールド回路の入力ノードＮＩと第１のノードＮＳ１との間に設けられる。

そして、サンプリング期間においては、サンプリング用及び帰還用のトランスミッションゲートＴＳＭ、ＴＦＤがオンになり、フリップアラウンド用のトランスミッションゲートＴＡＲがオフになる。一方、ホールド期間においては、フリップアラウンド用のトランスミッションゲートＴＡＲがオンになり、サンプリング用及び帰還用のトランスミッションゲートＴＳＭ、ＴＦＤがオフになる。

次にフリップアラウンド型サンプルホールド回路の動作について図９（Ａ）を用いて具体的に説明する。

図９（Ａ）に示すように、サンプリング期間では演算増幅器ＯＰの出力がＯＰの反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰの非反転入力端子にはＡＧＮＤが供給される。従って演算増幅器ＯＰのイマジナリーショート機能により、サンプリング用のキャパシタＣＳの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積されるようになる。

一方、図９（Ｂ）に示すように、ホールド期間においては、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱＤが、その出力ノードＮＱＤに出力される。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳの他端を、演算増幅器ＯＰの出力端子に接続するフリップアラウンド動作を行うことで、ＣＳに蓄積された電荷に応じた出力電圧ＶＱＤが出力される。

以上のようなフリップアラウンド型サンプルホールド回路を用いれば、いわゆるオフセットフリーを実現できる。

例えば演算増幅器ＯＰの反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、説明を簡素化するためにアナログ基準電源電圧であるＡＧＮＤを仮に０Ｖとし、サンプリング期間での入力電圧をＶＩとし、キャパシタＣＳの容量値を同じ符号ＣＳと表す。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。

Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ （３）
一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＱＤとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。

Ｑ’＝（ＶＱＤ−ＶＸ）×ＣＳ （４）
また演算増幅器ＯＰの増幅率をＡとすると、ＶＱＤは下式のように表される。

ＶＱＤ＝−Ａ×（ＶＸ−ＶＯＦ） （５）
すると電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。

（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＱＤ−ＶＸ）×ＣＳ （６）
従って上式（５）、（６）により、
ＶＱＤ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＱＤ／Ａ
が成立する。従って、フリップアラウンド型サンプルホールド回路の出力電圧ＶＱＤは下式のように表される。

ＶＱＤ＝｛１／（１＋１／Ａ）｝×ＶＩ （７）
上式（７）から明らかなように、フリップアラウンド型サンプルホールド回路の出力電圧ＶＱＤは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。従って、このフリップアラウンド型サンプルホールド回路をソース線駆動回路に適用することで、ソース線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をソース線に供給でき、表示品質を向上できる。また、図１のようにＤ／Ａ変換回路によりソース線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。

また図８では、トランスミッションゲートＴＧの一端はＳＬＲ、ＳＬＧ、ＳＬＢの各ソース線に接続され、ＴＧの他端は、フリップアラウンド型サンプルホールド回路を構成するオペアンプＯＰの出力端子に接続される。そしてこれらのトランスミッションゲートＴＧは、バッファ回路ＢＦによりオン・オフ制御される。具体的には、トランスミッションゲートＴＧは、フリップアラウンド型サンプルホールド回路のサンプリング期間においてオフになり、ホールド期間においてオンになる。このようなトランスミッションゲートＴＧを設ければ、フリップアラウンド型サンプルホールド回路のサンプリング期間においてオペアンプＯＰから出力される不安定な電圧が、ソース線ＳＬＲ、ＳＬＧ、ＳＬＢに伝達されてしまう事態を防止できる。

またトランスミッションゲートＴＧのＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、バッファ回路ＢＦのＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとすると、前述のｎ×Ｗｂ×Ｌｂ＝３×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が成り立つ。これによりＥＭＩノイズを低減できる。従って図８の構成によれば、フリップアラウンド型サンプルホールド回路を用いることでバラツキの少ない高精度の電圧をソース線に供給できると共に、ＥＭＩノイズも低減でき、表示品質の向上とＥＭＩノイズの低減を両立できる。

なお、ソース線駆動回路ＤＲ、ＤＧ、ＤＢの構成は図８に限定されない。例えば図１０に示すように、ＤＲ、ＤＧ、ＤＢの各ソース線駆動回路に、駆動アンプＡＭＤと階調生成アンプＡＭＧを設ける構成としてもよい。ここで駆動アンプＡＭＤとしては、図８で説明した構成のフリップアラウンド型サンプルホールド回路を用いることができる。一方、階調生成アンプＡＭＧは、図８とは異なる構成のフリップアラウンド型サンプルホールド回路を用いて、Ｄ／Ａ変換回路ＤＡＣから出力される隣合う階調電圧の間の階調電圧を生成して、駆動アンプＡＭＤに出力する。そして駆動アンプＡＭＤは、階調生成アンプＡＭＧのホールド期間において、階調生成アンプＡＭＧの出力電圧をサンプリングする。そして、駆動アンプＡＭＤのホールド期間において、トランスミッションゲートＴＧがオンになって、ＡＭＤにホールドされた電圧がソース線ＳＬＲ、ＳＬＧ、ＳＬＢに出力されるようになる。この図１０の構成によれば、階調生成アンプＡＭＧにより、隣合う階調電圧の間の階調電圧を生成できるため、階調電圧生成回路３０２やＤ／Ａ変換回路ＤＡＣに必要な階調数を減らすことができ、回路の小規模化を図れる。

また、以上では、図１のようにオペアンプ駆動とＤＡＣ駆動の切り替え用のトランスミッションゲートや、図８のようにフリップアラウンド型サンプルホールド回路用のトランスミッションゲートに対して、本実施形態の手法を適用した場合について説明したが、本実施形態はこれに限定されず、種々の変形実施が可能である。

例えば図１１（Ａ）では、トランスミッションゲートＴＶＣは、その一端に、複数のソース線のうちの対応するソース線ＳＬに接続され、その他端に、共通電位ＶＣＯＭが供給される。またトランスミッションゲートＴＯＰは、その一端に、複数のソース線のうちの対応するソース線ＳＬに接続され、その他端に、オペアンプＯＰの出力端子が接続される。

ここで、共通電位ＶＣＯＭは、例えば画素電極の対向電極であるコモン電極に供給されるコモン電位である。そして、１Ｈ期間（水平走査期間）の最初の期間で、トランスミッションゲートＴＶＣがオンになり、トランスミッションゲートＴＯＰがオフになることで、図１１（Ｂ）に示すように、この最初の期間において全てのソース線を共通電位ＶＣＯＭに設定できるようになる。このようにすれば電気光学パネル４００に蓄積された電荷を再利用して、電気光学パネル４００のソース線への電荷の充放電が行われるようになるため、より一層の低消費電力化を図れる。

そして図１１（Ａ）では、バッファ回路ＢＦＡがトランスミッションゲートＴＶＣにスイッチ制御信号を供給し、バッファ回路ＢＦＢがトランスミッションゲートＴＯＰにスイッチ制御信号を供給する。この場合に本実施形態では、前述のｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）が成り立つように、例えばバッファ回路ＢＦＡ等によりオン・オフされるトランスミッションゲートＴＶＣ等の個数ｎや、トランスミッションゲートＴＶＣ等のＷｂ、Ｌｂや、バッファ回路ＢＦＡ等のＷａ、Ｌａを設定する。このようにすれば、１Ｈ期間毎にソース線を共通電位ＶＣＯＭに設定することで、低消費電力化を図りながら、ＥＭＩノイズも低減できるようになるため、低消費電力化とＥＭＩノイズの低減を両立できる。

６．電子機器
図１２（Ａ）、図１２（Ｂ）に本実施形態の半導体装置９０（ドライバ）を含む電子機器や電気光学装置６００の構成例を示す。なお図１２（Ａ）、図１２（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、車載機器、或いは携帯型情報端末などであってもよい。

図１２（Ａ）、図１２（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、半導体装置９０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１２（Ｂ）の画像処理コントローラ５００は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図１２（Ａ）の場合には、ＬＣＤドライバである半導体装置９０としてメモリ内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル４００を駆動する。一方、図１２（Ｂ）の場合には、半導体装置９０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ５００の内蔵メモリに書き込まれる。そして半導体装置９０は、画像処理コントローラ５００の制御の下で、電気光学パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子、アナログ基準電源電圧等）と共に記載された用語（反転入力端子、非反転入力端子、ＡＧＮＤ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また半導体装置、ソース回路、ソースブロック、ソース線駆動回路、Ｄ／Ａ変換回路、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態の半導体装置の構成例。 本実施形態の比較例の構成例。 本実施形態の半導体装置の変形例。 第１の詳細例の半導体装置のレイアウト配置例。 第２の詳細例の半導体装置のレイアウト配置例。 第２の詳細例の動作を説明するための信号波形例。 図７（Ａ）、図７（Ｂ）はソースブロックの他の構成例の説明図。 フリップアラウンド型サンプルホールド回路を用いたソース線駆動回路の詳細な構成例。 図９（Ａ）、図９（Ｂ）はフリップアラウンド型サンプルホールド回路の動作の説明図。 ソース線駆動回路の他の構成例。 図１１（Ａ）、図１１（Ｂ）は本実施形態の他の適用例。 図１２（Ａ）、図１２（Ｂ）は電子機器の構成例。

符号の説明

ＳＢ１〜ＳＢ３００ ソースブロック、ＳＬ１〜ＳＬ３００ ソース線、
ＢＦ１Ａ〜ＢＦ１２Ａ，ＢＦ１Ｂ〜ＢＦ１２Ｂ，ＢＦ バッファ回路、
ＴＡ１〜ＴＡ５０，ＴＢ１〜ＴＢ５０，ＴＧ トランスミッションゲート、
ＯＰ１〜ＯＰ２５，ＯＰ オペアンプ、ＤＡＣ１〜ＤＡＣ２５ Ｄ／Ａ変換回路、
ＭＢ１〜ＭＢ１２ メモリブロック、ＲＰ１〜ＲＰ３００ リピータ回路、
ＤＲ，ＤＧ，ＤＢ ソース線駆動回路、
９０ 半導体装置、１００ ソース回路、２００ メモリ、３００ 制御回路、
３０２ 階調電圧生成回路、４００ 電気光学パネル、４１０ ホストデバイス、
５００ 画像処理コントローラ、６００ 電気光学装置

Claims (14)

1. 電気光学パネルを駆動するための半導体装置であって、
   前記電気光学パネルの複数のソース線を駆動するソース回路と、
   前記ソース回路を制御する制御回路とを含み、
   前記ソース回路は、
   前記複数のソース線を駆動するための複数のオペアンプと、
   各トランスミッションゲートが前記複数のオペアンプの各オペアンプに対応して設けられ、各トランスミッションゲートの一端が前記複数のソース線のうちの対応するソース線に接続される複数のトランスミッションゲートと、
   前記複数のトランスミッションゲートをオン・オフするためのスイッチ制御信号を出力するバッファ回路とを含み、
   前記バッファ回路によりオン・オフされるトランスミッションゲートの個数をｎとし、前記各トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、前記バッファ回路を構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとし、Ｋを定数とした場合に、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）を満たすことを特徴とする半導体装置。
2. 請求項１において、
   前記ソース回路は、
   複数のソースブロックと、
   各リピータ回路が前記複数のソースブロックの各ソースブロックに対応して設けられる複数のリピータ回路とを含み、
   前記複数のソースブロックの各ソースブロックに、前記複数のオペアンプ及び前記複数のトランスミッションゲートが設けられ、
   前記バッファ回路は、前記複数のリピータ回路の各リピータ回路に設けられ、
   前記各リピータ回路に設けられた前記バッファ回路が、
   前記各ソースブロックに設けられた前記複数のトランスミッションゲートをオン・オフするための前記スイッチ制御信号を出力することを特徴とする半導体装置。
3. 請求項２において、
   前記各ソースブロックは、
   ｎ個のソース線駆動回路を含み、
   前記複数のオペアンプの各オペアンプ及び前記複数のトランスミッションゲートの各トランスミッションゲートは、前記ｎ個のソース線駆動回路の各ソース線駆動回路に設けられ、
   前記各リピータ回路に設けられた前記バッファ回路が、
   前記ｎ個のソース線駆動回路に設けられる前記複数のトランスミッションゲートをオン・オフするための前記スイッチ制御信号を出力することを特徴とする半導体装置。
4. 請求項３において、
   前記各ソースブロックは、
   画像データを受け、前記画像データのＤ／Ａ変換を行うＤ／Ａ変換回路を含み、
   前記Ｄ／Ａ変換回路が、前記ｎ個のソース線駆動回路により共用されることを特徴とする半導体装置。
5. 請求項４において、
   前記Ｄ／Ａ変換回路は、
   前記画像データとしてサブピクセル画像データを受け、前記サブピクセル画像データに対応した電圧を、第１〜第ｎのサンプリング期間の各サンプリング期間に時分割に出力し、
   前記ｎ個のソース線駆動回路の各ソース線駆動回路は、
   前記第１〜第ｎのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された電圧をサンプリングすることを特徴とする半導体装置。
6. 請求項３乃至５のいずれかにおいて、
   前記各ソース線駆動回路は、
   前記各オペアンプにより構成されるフリップアラウンド型サンプルホールド回路を含むことを特徴とする半導体装置。
7. 請求項６において、
   前記各トランスミッションゲートの他端は、前記フリップアラウンド型サンプルホールド回路を構成する前記各オペアンプの出力端子に接続されることを特徴とする半導体装置。
8. 請求項６又は７において、
   前記フリップアラウンド型サンプルホールド回路は、
   その非反転入力端子にアナログ基準電源電圧が設定される前記各オペアンプと、
   前記各オペアンプの出力端子と反転入力端子との間に設けられる帰還用トランスミッションゲートと、
   前記各オペアンプの出力端子と第１のノードとの間に設けられるフリップアラウンド用トランスミッションゲートと、
   前記各オペアンプの前記反転入力端子と前記第１のノードとの間に設けられるサンプリング用キャパシタと、
   前記フリップアラウンド型サンプルホールド回路の入力ノードと前記第１のノードとの間に設けられるサンプリング用トランスミッションゲートとを含むことを特徴とする半導体装置。
9. 請求項１において、
   前記各トランスミッションゲートは、
   その一端が、前記複数のソース線のうちの対応するソース線に接続され、その他端が、前記複数のオペアンプのうちの対応するオペアンプの入力端子に接続されることを特徴とする半導体装置。
10. 請求項１において、
    前記各トランスミッションゲートは、
    その一端が、前記複数のソース線のうちの対応するソース線に接続され、その他端に、共通電位が供給されることを特徴とする半導体装置。
11. 複数のトランスミッションゲートと、
    前記複数のトランスミッションゲートをオン・オフするためのスイッチ制御信号を出力するバッファ回路とを含み、
    前記バッファ回路によりオン・オフされるトランスミッションゲートの個数をｎとし、前記複数のトランスミッションゲートの各トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、前記バッファ回路を構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとし、Ｋを定数とした場合に、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）を満たすことを特徴とする半導体装置。
12. 請求項１乃至１１のいずれかにおいて、
    ｎ×Ｗｂ×Ｌｂ≧１２×（Ｗａ／Ｌａ）であることを特徴とする半導体装置。
13. 請求項１乃至１２のいずれかに記載の半導体装置を含むことを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。

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