JPH01228061A

JPH01228061A - 補間回路

Info

Publication number: JPH01228061A
Application number: JP5419688A
Authority: JP
Inventors: Atsushi Osada; 淳長田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-08
Filing date: 1988-03-08
Publication date: 1989-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、記録媒体または伝送媒体からディジタルオー
ディオ信号を再生する装置において、誤りの生じた標本
値を、この前後の正しい標本値を用いて補間する補間回
路に関する。

従来の技術近年、ディジタルオーディオ機器の補間回路において、
直線近似による補間が行なわれることがある。以下、上
述した従来の補間回路の１例について図面を参照しなが
ら説明する。

第３図は従来の補間回路のブロック図を示すものである
。第３図の構成は一般的な汎用マイクロプロセッサ−の
構成とほぼ等しい、ｌは補間回路に入力される標本値を
記憶するメモリ、２は算術演算、論理演算、比較などを
行ないこの結果を保持する演算回路、４は制御回路であ
り、マイクロプログラム命令の実行により補間回路の各
部を制御する。５は各種の値を記憶する汎用レジスタ。

６は入力レジスタ、７は出力レジスタ、８は補間回路の
入力、９は補間回路の出力、ｌＯは補間フラグの入力で
ある０以上のように構成された補間回路について、以下
その動作について説明する。

補間回路に入力される標本値（ＤＩＮ）と補間フラグ（
ＩＰＦＬＡＧ）の関係を第４図に示す。

ｘ印で表した標本値ＸＩＩＸＩ！ＸＩｍは誤りのある標
本値であり、これらの標本値が誤りであることは補間フ
ラグの値が１となることで示される。補間回路は、誤り
のある標本値に先行する正しい標本値Ｘ、と後続する正
しい標本値ＸＭからこの間を補間する値Ｘ’ＩＩ　”Ｉ
　”ＩＩを求め、Ｘ１）ＸＩ！Ｘ、に置き換えて出力す
るものである。

まず、補間フラグに０が連続するとき、すなわち入力さ
れる標本値に誤りがない場合の補間回路の動作を説明す
る。第５図は補間回路に入力される標本値（Ｄ　Ｉ　Ｎ
）、出力される標本値（ＤＯＵＴ）、入力される補間フ
ラグ（ＩＰＦＬＡＧ）とメモリｌの内容を表したもので
ある。第５図（Ａ）は入力される標本値に誤りがない状
態を示す、ｔｌにおいては、入力レジスタ６にＸ、がセ
ットされ、メモリ１の２番地からＸ、が読み出されて出
力レジスタ７にセントされた後、入力レジスタ６の値Ｘ
わがメモリ１の２番地に書き込まれる。この後、アドレ
スレジスタ１２の値を演算装置２により１つ加算して３
とする。この後、１．と同様に＋２における処理を行な
う０以上の動作が繰り返され、補間回路に入力される標
本値は一度メモリ１に書き込まれた後、５標本時間遅れ
て出力される。

次に、補間フラグに１が３つ連続するとき、すなわち入
力される標本値に３つ連続する誤りがあり、３１本値の
補間を行なう場合の補間回路の動作を説明する。第５図
（Ｂ）は入力される標本値に誤りが３つ連続するときの
様子を示す、ｔ、までの動作は入力の標本値に誤りがな
い場合と同じである。ｔ、で補間フラグが０になったこ
とから、３つ連続する補間が必要であることがわかり、
補間する標本値を求める演算を開始する。誤った標本値
に先行する正しい標本値Ｘ、と後続する標本値Ｘ、をメ
モリ１から読み出し、この二つの標本値から補間する値
ｘ’、、　ｘ’、ｘ’。を求め、メモリｌのＸ１）Ｘ、
Ｘ１）の値を置き換える。直線近似により補間を行なう
場合、Ｘ　ｌ　ｕ　Ｘ　１．　Ｘ　ｌ。は次式により求
める。

Δ−（Ｘ、−Ｘ、）／４　　・・・・・・＋１）ｘ’、
−ｘ、＋Δ　　　　・・・・・・（２）ｘ’　　−ｘ’
　　＋Δ　　　・・・・・・（３）ｌ　　　　　　　Ｉ
Ｉｘ’　　−ｘ’　　＋Δ　　　・・・・・・（４）ｕｌ
！このとき、演算回路２は（１）〜（４）の演算を行なう
だけではなく、メモリ１のアドレスも計算する。このた
め、例えば（２）式の演算と（３）式の演算の間では、
演算回路２に保持された値Ｘ　’　ＩＩは一度汎用レジ
スタ５に転送し記憶した後、演算装置２はメモリのアド
レスの計算を行なう。

発明が解決しようとする課題従来の補間回路では、一つの演算装置によりメモリのア
ドレス計算と補間する標本値を求める演算を行なうため
に、演算装置における演算処理量および演算装置と汎用
レジスタ間の値の転送回数が多く、ディジタルオーディ
オ信号の標本化周期で補間演算を完了するためには演算
装置に並列型乗算器を使用するなどハードウアアの高速
化が必要であり、このために回路素子が増加してコスト
が増大するという問題点を有していた。

本発明は上記課題に鑑み、演算装置における演算処理量
および演算装置と汎用レジスタ間の値の転送回数が少な
い補間回路を徒供するものである。

課題を解決するための手段上記目的を達成するために本発明の補間回路においては
、ディジタルオーディオ信号を入力し、この連続する標
本値を記憶するメモリと、前記メモリに記憶された値に
対して演算を行ない構成要素に並列型乗算器を含まない
第１の演算装置と、前記メモリのアドレスを演算する第
２の演算装置とを備えたものである。

また、前記メモリの容量がＮワードであるときに第２の
演算装置がＮ進の演算を行なえるようにすると効果的で
ある。

作用本発明は上記した構成により、メモリのアドレスを計算
する演算装置と、補間する標本値を求め演算装置をそれ
ぞれ独立に設け、演算を並行して行なうことにより、演
算装置における演算処理量および演算装置と汎用レジス
タ間の値の転送回数を削減し、比較的低速のハードウェ
アにより補間回路を実現できるようにした。

実施例以下本発明の一実施例の補間回路について、図面を参照
しながら説明する。

第１図は本発明の第１の実施例における補間回路のブロ
ック図を示すものである。第１図において、１は補間回
路に入力される標本値を記憶するメモリ、２は算術演算
、論理演算、比較などを行ないこの結果を保持する第１
の演算回路、３は算術演算、論理演算、比較などを行な
いこの結果を保持する第２の演算回路、４は制御回路で
あり、マイクロプロセッサ命令の実行により補間回路の
各部を制御する。５は各種の値を記憶する汎用レジスタ
、６は入力レジスタ、７は出力レジスタ、８は補間回路
の入力、９は補間回路の出力、１０は補間フラグの入力
、１）はデータのパスラインである０以上のように構成
された補間回路について、以下その動作について説明す
る。

この補間回路は最高３つ連続する誤りを補間するもので
ある。第５図ＣＢ）に示されるとき、つまり補間フラグ
が３つ連続するとき、（１）〜（４）式により補間する
（ＩＸ’、、Ｘ’Ｉ！Ｘ’。を求め、メモリｌの値を書
き換える点は第３図の従来例の補間回路と同じである。

従来例の補間回路と本発明の補間回路で異なる点は、メ
モリｌのアドレスをアドレスレジスタ１２が与えるので
はな（、演算装置３が与えるようにしたことである０本
発明の補間回路が、（２）〜（４）の演算を行なう過程
について以下に説明する。

まず、汎用レジスタ５にΔを、演算装置２にｘｌｌを、
演算装置３に３をセットする。第１ステツプでは、演算
装置２はＸ、とΔの加算を行ない、この結果ｘ゛１）を
演算装置２に保持すると共にメモリｌの３番地に書き込
む、これと同時に演算回路３の出力値を４とする。第２
ステツプでは、演算装置２はＸｏ１．とΔの加算を行な
い、この結果Ｘ′１を演算装置２に保持すると共にメモ
リ１の４番地に書き込む、これと同時に演算回路３の出
力値をＯとする。第３ステツプでは、演算装置２はＸｏ
。とΔの加算を行ない、この結果Ｘ′。を演算装置２に
保持すると共にメモリ１の４番地に書き込む０以上の３
ステツプで演算を完了する。

第３図の従来例の補間回路においては、（２）式の演算
によりＸｏ、１を求めてメモリｌに書き込んだ後、演算
回路２はＸｏ４を書き込むメモリｌのアドレス（４番地
）を求める計算を行なう、このため、演算回路に保持さ
れたＸｏｌｌは汎用レジスタ５に転送して記憶する必要
がある。このように、１つの演算装置で補間する標本値
とアドレスの計算を行なうと演算回数が単純に２倍に増
えるだけではなく、演算途中の値を汎用レジスタ５に転
送して記憶する必要があるために、演算処理に要するス
テップ数が増加する。

これに比較して、本発明の補間回路においては演算装置
２と演算装置３の各ステップにおける演算結果は次のス
テップの演算で利用できる。このため、演算装置２と汎
用レジスタ５の間で値の転送を行なう必要がなく、演算
の効率が良い。

以上のように本実施例によれば、補間する標本値を求め
る演算装置と、メモリのアドレスを計算する演算装置を
別に設けたことにより、演算装置における演算処理量を
削減できる。さらには、補間演算におけるステップ数を
減らすこともできる。

以下、本発明の第２の実施例について図面を参照しなが
ら説明する。第２図は本発明の第２の実施例を示す補間
回路の演算袋２３のブロック図である。

同図において、１３は５進の加算器、１４は加算結果を
保持するレジスタ、１５は各種の値を記憶するための汎
用レジスタ、１６はバスである。

上記のように構成された補間回路の演算装置３について
、以下その動作を説明する。

第１図においてメモリ１の容量が５ワードであれば、演
算装置３が出力するメモリ１のアドレスはＯ〜４の範囲
である０例えば、第５図（Ａ）の場合にはメモリ１のア
ドレスは０から４を繰り返すだけである。加算器１３が
５進の加算器つまり４＋１が０となるものであれば、メ
モリ１のアドレスの計算において例外処理が不要となる
０例外処理とは、通常のディジタル回路で３ビツトの加
東器を構成すれば８進の加算器になるので、加算器の出
力が５以上になったときには、レジスタ１４に保持され
た値は変更する必要がある。このために余分なステップ
数が必要になる。

以上のような、補間回路の演算装置３が５進の演算を行
なうことにより、メモリのアドレスの計算が効率良くで
きる。

なお、第１及び第２の実施例においては最高３つ連続す
る補間を行なうものとしたが、この数に限定されるもの
ではない。

また、第１及び第２の実施例においてはメモリ１の容量
を５ワードとしたが、この数に限定されるものではない
。

また、第１及び第２の実施例において捕間する標本値は
この前後の各１標本値から直線近似により求めたが、こ
の方法に限定されるものではない。

また、第２の実施例において演算装置３による演算を加
算のみとしているが、これ以外の演算ができてもさしつ
かえない。

また、第２の実施例において演算装置３が５進の演算を
行なうものとしたが、一般にメモリの容量がＮワードの
とき演算装置３がＮ進の演算を行なえれば良い。

発明の効果以上のように本発明は補間する標本値を求める演算装置
とメモリのアドレスを計算する演算装置を独立に設ける
ことにより、演算装置における演算処理量および演算回
路と汎用レジスタ間の値の転送回数を削減し、比較的低
速のハードウアアで補間回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における補間回路のブロ
ック図、第２図は本発明の第２の実施例における補間回
路の演算装置３のブロック図、第３図は従来の補間回路
のブロック図、第４図は補間回路に入力される標本値と
補間フラグを示す説明図、第５図は補間回路の入出力の
標本値と補間フラグとメモリの内容を示す説明図である
。１・・・・・・メモリ、２・・・・・・演算装置、３・
・・・・・演算装置、４・・・・・・制御回路、５・・
・・・・汎用レジスタ、６・・・・・・入力レジスタ、
７・・・・・・出力レジスタ、８・・・・・・補間回路
の入力、９・・・・・・補間回路の出力、ｌＯ・・自・
・補間フラグの入力、１）・・・・・・データのパスラ
イン、１２・・・・・・アドレスレジスタ、１３・・・
・・・加算器、１４・・・・・・レジスタ、１５・旧・
・汎用レジスタ。代理人の氏名　弁理士　中尾敏男　はか１名第１図第３図第４図眸聞第５図

Claims

【特許請求の範囲】

（１）標本化した信号を入力し、この連続する標本値を
記憶するメモリと、前記メモリに記憶された値に対して
演算を行ない構成要素に並列型乗算器を含まない第１の
演算装置と、前記メモリのアドレスを演算する第２の演
算装置とを備え、２つ以上連続する標本値を、これに先
行もしくは後続する標本値から求めた値で置き換え、出
力することを特徴とする補間回路。
（２）メモリの容量がＮワードであり、第２の演算装置
がＮ進の演算を行なえる請求項（１）記載の補間回路。
（３）２つ以上連続する標本値を、これに先行する標本
値と後続する標本値を結ぶ直線で近似する値で置き換え
る請求項（１）記載の補間回路。