JPH0264719A - Ｒｏｍ関数データ・テーブル回路 - Google Patents
Ｒｏｍ関数データ・テーブル回路Info
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- JPH0264719A JPH0264719A JP21698788A JP21698788A JPH0264719A JP H0264719 A JPH0264719 A JP H0264719A JP 21698788 A JP21698788 A JP 21698788A JP 21698788 A JP21698788 A JP 21698788A JP H0264719 A JPH0264719 A JP H0264719A
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- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 3
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 230000006870 function Effects 0.000 description 69
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- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ信号処理装置やマイクロ・プロセッ
サ・システムで用いられるＲＯＭ関数データ・テーブル
回路に関するものである。
サ・システムで用いられるＲＯＭ関数データ・テーブル
回路に関するものである。
第４図は従来のＲＯＭ関数データ・テーブル回路の例で
あり、図において１は関数データ記憶用ＲＯＭ、２はア
ドレス信号及びコントロール信号Ｃ１を入力してＲＯＭ
データの出力制御をする制御回路、３はＲＯＭデータの
出力をデータバスに出力するバス・バッファ回路、４は
マイクロ・プロセッサのアドレス・バス、５はマイクロ
・プロセッサのデータ・バスである。
あり、図において１は関数データ記憶用ＲＯＭ、２はア
ドレス信号及びコントロール信号Ｃ１を入力してＲＯＭ
データの出力制御をする制御回路、３はＲＯＭデータの
出力をデータバスに出力するバス・バッファ回路、４は
マイクロ・プロセッサのアドレス・バス、５はマイクロ
・プロセッサのデータ・バスである。
次に動作について説明する。
関数の入力値は、アドレス・バス４よりアドレスとして
与えられ、関数データ記憶用ＲＯＭＩ及び制御回路２に
入力する。関数データ記憶用ＲＯＭ１では入力したアド
レスに対応するデータをバス・バッファ回路３に出力す
る。なお、関数データ記憶用ＲＯＭＩにはアドレスＡ番
地に、ｘ＝ｆ（Ａ）なるＸをデータとして記憶させてあ
り、その出力は、入力アドレスを関数入力値とする関数
値となる。制御回路２はアドレス信号と制御信号Ｃ１を
入力してバス・バッファ回路３を制御する。
与えられ、関数データ記憶用ＲＯＭＩ及び制御回路２に
入力する。関数データ記憶用ＲＯＭ１では入力したアド
レスに対応するデータをバス・バッファ回路３に出力す
る。なお、関数データ記憶用ＲＯＭＩにはアドレスＡ番
地に、ｘ＝ｆ（Ａ）なるＸをデータとして記憶させてあ
り、その出力は、入力アドレスを関数入力値とする関数
値となる。制御回路２はアドレス信号と制御信号Ｃ１を
入力してバス・バッファ回路３を制御する。
バス・バッファ回路３は制御回路２からの制御信号Ｃ２
によって関数データ記憶用ＲＯＭＩの出力データをデー
タ・バス５に出力する０以上の動作により、アドレスバ
ス４から入力した入力データに対応する関数値がデータ
・バス５上に出力される。
によって関数データ記憶用ＲＯＭＩの出力データをデー
タ・バス５に出力する０以上の動作により、アドレスバ
ス４から入力した入力データに対応する関数値がデータ
・バス５上に出力される。
従来のＲＯＭ関数のデータ・テーブル回路は、以上のよ
うに構成されているので、関数入力値、出力値の有効桁
数を大きくしようとすると、ＲＯＭ容量が大きくなる。
うに構成されているので、関数入力値、出力値の有効桁
数を大きくしようとすると、ＲＯＭ容量が大きくなる。
すなわち、関数入力値をｍビット、出力値をｎビット必
要であるとすると必要なＲＯＭのメモリ容量は式（１）
のようになる。
要であるとすると必要なＲＯＭのメモリ容量は式（１）
のようになる。
メモリ容量−２″’ｘｎ（ビット）・・・（１）したが
って、関数入力値の有効桁数を増やすと、指数関数的に
関数データ記憶用ＲＯＭＩの容量が大きくなるため、関
数入力値の有効桁数を充分大きくできず、また、そのた
めに、入力値の有効桁数以下の切り捨て、丸め等による
出力値の誤差が太き（なる等の問題点があった。
って、関数入力値の有効桁数を増やすと、指数関数的に
関数データ記憶用ＲＯＭＩの容量が大きくなるため、関
数入力値の有効桁数を充分大きくできず、また、そのた
めに、入力値の有効桁数以下の切り捨て、丸め等による
出力値の誤差が太き（なる等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＲＯＭの容量を極端に増やすことなく、関
数入力値、出力値の有効桁数を充分大きいものにできる
ＲＯＭ関数データ・テーブル回路を得ることを目的とす
る。
れたもので、ＲＯＭの容量を極端に増やすことなく、関
数入力値、出力値の有効桁数を充分大きいものにできる
ＲＯＭ関数データ・テーブル回路を得ることを目的とす
る。
この発明に係るＲＯＭ関数データ・テーブル回路は、関
数入力値であるアドレスデータを、上位ｍ１ビツトと下
位ｍ８ビツトに分け、関数データ記憶用ＲＯＭにはアド
レスの上位ｍ、ビットに対応する関数値のみを記憶させ
、アドレスデータの下位ｍｇビットを用いて関数値を補
間し入力の全ビットに対する関数出力値を得る関数値補
間手段を付加することにより、関数データ記憶用ＲＯＭ
の容量を小さくしても、関数入力値、出力値に充分な有
効桁数を持たせることができるようにしたものである。
数入力値であるアドレスデータを、上位ｍ１ビツトと下
位ｍ８ビツトに分け、関数データ記憶用ＲＯＭにはアド
レスの上位ｍ、ビットに対応する関数値のみを記憶させ
、アドレスデータの下位ｍｇビットを用いて関数値を補
間し入力の全ビットに対する関数出力値を得る関数値補
間手段を付加することにより、関数データ記憶用ＲＯＭ
の容量を小さくしても、関数入力値、出力値に充分な有
効桁数を持たせることができるようにしたものである。
この発明においては、関数値補間手段により、アドレス
・データの下位ｍ！ビットを用いてアドレスの上位ｍｉ
ビットに対応する関数データ記憶用ＲＯＭの関数値を
補間するため、関数データ記憶用ＲＯＭの入力アドレス
はｍ２ビツトしかないものの、実効的な関数入力値の桁
数は、ｍｌ＋ｍｆｉビットとなり、ＲＯＭの容量を極端
に増やすことなく、関数入力値、出力値の有効桁数の充
分大きなＲＯＭ関数データ・テーブルを実現できる。
・データの下位ｍ！ビットを用いてアドレスの上位ｍｉ
ビットに対応する関数データ記憶用ＲＯＭの関数値を
補間するため、関数データ記憶用ＲＯＭの入力アドレス
はｍ２ビツトしかないものの、実効的な関数入力値の桁
数は、ｍｌ＋ｍｆｉビットとなり、ＲＯＭの容量を極端
に増やすことなく、関数入力値、出力値の有効桁数の充
分大きなＲＯＭ関数データ・テーブルを実現できる。
以下、この発明の一実施例を図について説明する。第１
図において、ｌは関数入力値の上位ｍ。
図において、ｌは関数入力値の上位ｍ。
ビットに対応する関数値を記憶する関数データ記憶用Ｒ
ＯＭ、２はアドレス信号及びコントロール信号Ｃ１を入
力してＲＯＭデータの出力制御をする制御回路、３はＲ
ＯＭデータの出力をデータ・バスに出力するバス・バッ
ファ回路、４はマイクロ・プロセッサのアドレス・バス
、５はマイクロ・プロセッサのデータバス、６は関数入
力値の上位ｍ、ビットに対応する関数値の微分係数を記
憶する補間データ記憶用ＲＯＭ、７は乗算器、８は加算
器である。
ＯＭ、２はアドレス信号及びコントロール信号Ｃ１を入
力してＲＯＭデータの出力制御をする制御回路、３はＲ
ＯＭデータの出力をデータ・バスに出力するバス・バッ
ファ回路、４はマイクロ・プロセッサのアドレス・バス
、５はマイクロ・プロセッサのデータバス、６は関数入
力値の上位ｍ、ビットに対応する関数値の微分係数を記
憶する補間データ記憶用ＲＯＭ、７は乗算器、８は加算
器である。
次に動作について説明する。
関数の入力値は、アドレス・バス４よりアドレスとして
与えられ、上位ｍ、ビットのアドレス上位ａと下位ｍ２
ビツトのアドレス下位すに分割される。関数データ記憶
用ＲＯＭＩでは、アドレス上位ａを入力し、対応する関
数値を加算器８に出力する。一方、補間データ記憶用Ｒ
ＯＭ６では、アドレス上位ａを入力して、対応する関数
の微分係数すなわち、補間データを乗算器７に出力する
。
与えられ、上位ｍ、ビットのアドレス上位ａと下位ｍ２
ビツトのアドレス下位すに分割される。関数データ記憶
用ＲＯＭＩでは、アドレス上位ａを入力し、対応する関
数値を加算器８に出力する。一方、補間データ記憶用Ｒ
ＯＭ６では、アドレス上位ａを入力して、対応する関数
の微分係数すなわち、補間データを乗算器７に出力する
。
乗算器７では、補間データとアドレス下位すを入力して
、その積を加算器８に出力する。加算器８では、関数デ
ータ記憶用ＲＯＭＩの出力と乗算器７の出力を入力し、
その和を出力する。ここでアドレス・バス４より入力す
るｍ、＋ｍｚビットのアドレスをＡ番地とし、アドレス
上位ｍ１ビツトの表すアドレスをＡＯ番地、アドレス下
位ｍｔビットの表すアドレスをΔＡＡ番地すると、式（
２）が成立する。
、その積を加算器８に出力する。加算器８では、関数デ
ータ記憶用ＲＯＭＩの出力と乗算器７の出力を入力し、
その和を出力する。ここでアドレス・バス４より入力す
るｍ、＋ｍｚビットのアドレスをＡ番地とし、アドレス
上位ｍ１ビツトの表すアドレスをＡＯ番地、アドレス下
位ｍｔビットの表すアドレスをΔＡＡ番地すると、式（
２）が成立する。
Ａ＝ＡＯ＋ΔＡ・・・（２）
関数データ記憶用ＲＯＭＩには、アドレスＡＯ番地に対
応するデータとしてｘ−ｆ（ＡＯ）なるＸが記憶させで
ある。一方補間データ記憶ＲＯＭ６にはアドレスΔＡ番
地に対応するデータとして、が記憶させである。したが
って、加算器８の出力は、 Ｚ＃ｘ＋（ｙ×ΔＡ） −ｆ （ＡＯ）＋ｆ ′ （ＡＯ）ｘΔＡ憶用ＲＯＭ
Ｉに新たに補間データ記憶用ＲＯＭ６を加えたが、第２
図のように構成することで、関数データ記憶用ＲＯＭＩ
だけで構成することもできる。
応するデータとしてｘ−ｆ（ＡＯ）なるＸが記憶させで
ある。一方補間データ記憶ＲＯＭ６にはアドレスΔＡ番
地に対応するデータとして、が記憶させである。したが
って、加算器８の出力は、 Ｚ＃ｘ＋（ｙ×ΔＡ） −ｆ （ＡＯ）＋ｆ ′ （ＡＯ）ｘΔＡ憶用ＲＯＭ
Ｉに新たに補間データ記憶用ＲＯＭ６を加えたが、第２
図のように構成することで、関数データ記憶用ＲＯＭＩ
だけで構成することもできる。
第２図は本発明の他の実施例によるＲＯＭ関数データ・
テーブル回路を示し、これは関数データ記憶用ＲＯＭＩ
の関数値の補間を、上記ＲＯＭから読み出した次アドレ
スの関数の値と、アドレス下位ビットとを用いて行うよ
うにしたものであり、となり、関数データ記憶用ＲＯＭ
Ｉの隣合う２つのアドレスＡＯとＡＯ＋ Ｉ Ｘ２ｓｔ
に対応する関数の値を直線補間した値が出力されること
になる。
テーブル回路を示し、これは関数データ記憶用ＲＯＭＩ
の関数値の補間を、上記ＲＯＭから読み出した次アドレ
スの関数の値と、アドレス下位ビットとを用いて行うよ
うにしたものであり、となり、関数データ記憶用ＲＯＭ
Ｉの隣合う２つのアドレスＡＯとＡＯ＋ Ｉ Ｘ２ｓｔ
に対応する関数の値を直線補間した値が出力されること
になる。
制御回路２はアドレス信号と制御信号Ｃ１を入力して、
バス・バッファ回路３を制御し、バス・バッファ回路３
は制御回路２からの制御信号Ｃ２によって乗算器８の出
力である補間後の関数値をデータ・バス５に出力する。
バス・バッファ回路３を制御し、バス・バッファ回路３
は制御回路２からの制御信号Ｃ２によって乗算器８の出
力である補間後の関数値をデータ・バス５に出力する。
なお、上記実施例では、従来例の関数データ記である。
第３図は第２図の動作を示すタイミングチャートであり
、第２図の回路は第３図で示すＴ＋、Ｔｚの２つの期間
にデータの補間を行うものである。
、第２図の回路は第３図で示すＴ＋、Ｔｚの２つの期間
にデータの補間を行うものである。
即ち、アドレス・インクリメント回路９はアドレス上位
ａを入力して期間Ｔ、の間は入力したアドレス値ＡＯを
出力し、期間Ｔ２には、入力したアドレスを１だけイン
クリメントした値Ａ Ｏ＋ ２ｓ １を出力するもので
あり、０点のデータは第３図（Ｃ１のようになる。した
がって、関数データ記憶用ＲＯＭＩの出力、すなわちｄ
点のデータは第３図（ｄ）に示したように、期間Ｔ、に
おいてはｆ （ＡＯ）、期間Ｔ、においてはｒ （Ａ
Ｏ＋２°）となる。−方アドレス下位すのデータΔＡは
２の補数回路１０に入力される。２の補数回路１０では
期間Ｔ。
ａを入力して期間Ｔ、の間は入力したアドレス値ＡＯを
出力し、期間Ｔ２には、入力したアドレスを１だけイン
クリメントした値Ａ Ｏ＋ ２ｓ １を出力するもので
あり、０点のデータは第３図（Ｃ１のようになる。した
がって、関数データ記憶用ＲＯＭＩの出力、すなわちｄ
点のデータは第３図（ｄ）に示したように、期間Ｔ、に
おいてはｆ （ＡＯ）、期間Ｔ、においてはｒ （Ａ
Ｏ＋２°）となる。−方アドレス下位すのデータΔＡは
２の補数回路１０に入力される。２の補数回路１０では
期間Ｔ。
には入力ΔＡの２の補数Δ７１．（ｍ、ビット）を出力
し、期間Ｔ２には入力ΔＡをそのまま出力し、その結果
ｅ点でのデータは第３図（ｅ）のようになる。
し、期間Ｔ２には入力ΔＡをそのまま出力し、その結果
ｅ点でのデータは第３図（ｅ）のようになる。
乗算器７は、関数データ用ＲＯＭＩの出力と、２の補数
回路１０の出力を入力とし、その積をアキュムレータ１
１に出力する。アキエムレータ１１は期間Ｔ、及びＴ、
の乗算器７の出力の和を取り、バス・バッファ回路３に
出力する。制御回路２は以上のような期間Ｔｒ 、Ｔｚ
のタイミング制御、及びバス・バッファ回路３のコント
ロールを行う。
回路１０の出力を入力とし、その積をアキュムレータ１
１に出力する。アキエムレータ１１は期間Ｔ、及びＴ、
の乗算器７の出力の和を取り、バス・バッファ回路３に
出力する。制御回路２は以上のような期間Ｔｒ 、Ｔｚ
のタイミング制御、及びバス・バッファ回路３のコント
ロールを行う。
以上のような動作によりｇ点のデータは第３図（幻のよ
うになる。すなわちｇ点の期間Ｔ８のデータをＺとする
と、 Ｚ＝ｆ （ＡＯ）ｘΔＡ＋ｆ （ＡＯ＋２”）ＸＡ
Ａフｆ （ＡＯ）Ｘ （２”−八Ａ）＋ｆ （Ａ
Ｏ＋２＊’）ｘΔＡ−ｆ（ＡＯ）））
・・・（４）となるので、Ｚの下位ｍ２
ビツトを取り除くことにより、第１図に示した実施例と
同様の関数値を出力としてデータバス５に出力すること
ができる。
うになる。すなわちｇ点の期間Ｔ８のデータをＺとする
と、 Ｚ＝ｆ （ＡＯ）ｘΔＡ＋ｆ （ＡＯ＋２”）ＸＡ
Ａフｆ （ＡＯ）Ｘ （２”−八Ａ）＋ｆ （Ａ
Ｏ＋２＊’）ｘΔＡ−ｆ（ＡＯ）））
・・・（４）となるので、Ｚの下位ｍ２
ビツトを取り除くことにより、第１図に示した実施例と
同様の関数値を出力としてデータバス５に出力すること
ができる。
以上のように、この発明によれば、ＲＯＭ関数データ・
テーブル回路のアドレス・データを上位ｍ、ビットと下
位ｍ２ビツトに分け、関数データ記憶用ＲＯＭにはアド
レスの上位ｍ１ビツトに対応する関数値のみを記憶させ
、アドレス・データの下位ｍ２ビツトを用いて関数値を
補間し全アドレス・データに対する関数値を得るように
構成したため、必要なＲ，ＯＭの容量が減少し、関数入
力値、出力値に充分な有効桁数を有するＲＯＭ関数デー
タを得ることができる効果がある。
テーブル回路のアドレス・データを上位ｍ、ビットと下
位ｍ２ビツトに分け、関数データ記憶用ＲＯＭにはアド
レスの上位ｍ１ビツトに対応する関数値のみを記憶させ
、アドレス・データの下位ｍ２ビツトを用いて関数値を
補間し全アドレス・データに対する関数値を得るように
構成したため、必要なＲ，ＯＭの容量が減少し、関数入
力値、出力値に充分な有効桁数を有するＲＯＭ関数デー
タを得ることができる効果がある。
第１図はこの発明の一実施例によるＲＯＭ関数データ・
テーブル回路を示す図、第２図はこの発明の他の実施例
によるＲＯＭ関数データ・テーブル回路を示す図、第３
図は第２図の回路の動作を示すタイミングチャート図、
第４図は従来のＲＯＭ関数データ・テーブル回路を示す
図である。 ｌ・・・関数データ記憶用ＲＯＭ、２・・・制御回路、
３・・・バスバッファ回路、４はアドレス・バス、５は
データ・バス、６は補間データ記憶用ＲＯＭ、７は乗算
器、８は加算器、９はアドレス・インクリメント回路、
１０は２の補数回路、１１はアキエムレータである。 なお図中同一符号は同−又は相当部分を示す。
テーブル回路を示す図、第２図はこの発明の他の実施例
によるＲＯＭ関数データ・テーブル回路を示す図、第３
図は第２図の回路の動作を示すタイミングチャート図、
第４図は従来のＲＯＭ関数データ・テーブル回路を示す
図である。 ｌ・・・関数データ記憶用ＲＯＭ、２・・・制御回路、
３・・・バスバッファ回路、４はアドレス・バス、５は
データ・バス、６は補間データ記憶用ＲＯＭ、７は乗算
器、８は加算器、９はアドレス・インクリメント回路、
１０は２の補数回路、１１はアキエムレータである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）アドレスを関数の入力値、データを関数の出力値
とするＲＯＭ関数データ・テーブル回路において、 アドレスの上位ビットに対する関数の値をデータとして
有するＲＯＭと、 アドレス下位ビットの入力に対して、アドレス上位ビッ
トから定まる関数の値を補間し入力の全ビットに対する
関数出力値を得る関数値補間手段とを備えたことを特徴
とするＲＯＭ関数データ・テーブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21698788A JPH0264719A (ja) | 1988-08-30 | 1988-08-30 | Ｒｏｍ関数データ・テーブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21698788A JPH0264719A (ja) | 1988-08-30 | 1988-08-30 | Ｒｏｍ関数データ・テーブル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0264719A true JPH0264719A (ja) | 1990-03-05 |
Family
ID=16697042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21698788A Pending JPH0264719A (ja) | 1988-08-30 | 1988-08-30 | Ｒｏｍ関数データ・テーブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0264719A (ja) |
-
1988
- 1988-08-30 JP JP21698788A patent/JPH0264719A/ja active Pending
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