JPH0752576B2 - スタックメモリ - Google Patents
スタックメモリInfo
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- JPH0752576B2 JPH0752576B2 JP2189463A JP18946390A JPH0752576B2 JP H0752576 B2 JPH0752576 B2 JP H0752576B2 JP 2189463 A JP2189463 A JP 2189463A JP 18946390 A JP18946390 A JP 18946390A JP H0752576 B2 JPH0752576 B2 JP H0752576B2
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- data
- stack pointer
- bank
- stack
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、RAMを用いたスタックメモリに関する。
（従来の技術） 従来、Last In First Out型のメモリからなるスタック
メモリにあっては、随時呼出し型のメモリ（RAM）を用
いて構成されるものがある。
メモリにあっては、随時呼出し型のメモリ（RAM）を用
いて構成されるものがある。
このようなスタックメモリを機能させるためには、デー
タが入出力されるRAMと、このRAMにおけるデータの入出
力アドレスを指示するアップダウンカウンタからなるス
タックポインタとが必要になる。
タが入出力されるRAMと、このRAMにおけるデータの入出
力アドレスを指示するアップダウンカウンタからなるス
タックポインタとが必要になる。
このようなスタックメモリにおいてはRAMへの書込み動
作（PUSH）を行なうには、スタックポインタによって指
定されたアドレスに外部からデータを書込み、その後ス
タックポインタのアドレスを“1"だけインクリメントし
て更新する。一方、RAMからの読出し動作（POP）を行な
う場合には、スタックポインタのアドレスを“1"だけデ
クリメントし、その後デクリメントされたアドレスで指
定される位置からデータを読出す。
作（PUSH）を行なうには、スタックポインタによって指
定されたアドレスに外部からデータを書込み、その後ス
タックポインタのアドレスを“1"だけインクリメントし
て更新する。一方、RAMからの読出し動作（POP）を行な
う場合には、スタックポインタのアドレスを“1"だけデ
クリメントし、その後デクリメントされたアドレスで指
定される位置からデータを読出す。
このようにしてスタックメモリのPUSH及びPOPが行なわ
れるので、RAMのアクセスを開始する時には、読出し動
作（POP）を行なうのか、あるいは書込み動作（PUSH）
を行なうのかが確定している必要がある。すなわち、従
来のスタックメモリにあっては、PUSH/POPが確定した
後、RAMのアクセス動作が開始されていた。このため、
従来のスタックメモリを使用したシステムにあっては、
処理速度が低下する場合があった。
れるので、RAMのアクセスを開始する時には、読出し動
作（POP）を行なうのか、あるいは書込み動作（PUSH）
を行なうのかが確定している必要がある。すなわち、従
来のスタックメモリにあっては、PUSH/POPが確定した
後、RAMのアクセス動作が開始されていた。このため、
従来のスタックメモリを使用したシステムにあっては、
処理速度が低下する場合があった。
例えば、処理途中のデータを一時的にスタックメモリに
保持しておき、保持されたデータを後に読出して使用す
るといった動作を必要とする再帰的なアリゴリズムにあ
っては、データ操作の結果を判定した後、判定結果にし
たがって、途中のデータをスタックメモリにPUSHする
か、あるいはスタックメモリからデータをPOPするかの
いずれかを行なう場合がある。
保持しておき、保持されたデータを後に読出して使用す
るといった動作を必要とする再帰的なアリゴリズムにあ
っては、データ操作の結果を判定した後、判定結果にし
たがって、途中のデータをスタックメモリにPUSHする
か、あるいはスタックメモリからデータをPOPするかの
いずれかを行なう場合がある。
このような場合に、従来のスタックメモリを使用する
と、データ操作の判定結果が得られるまで、スタックメ
モリのアクセス動作を開始できないため、全体的な処理
速度がスタックメモリのアクセスによって遅くなってい
た。
と、データ操作の判定結果が得られるまで、スタックメ
モリのアクセス動作を開始できないため、全体的な処理
速度がスタックメモリのアクセスによって遅くなってい
た。
（発明が解決しようとする課題） 以上説明したように、従来のスタックメモリにあって
は、PUSHあるいはPOPが決定された後にアクセス動作が
開始されるようになっていた。このため、スタックメモ
リを使用する動作を含む処理の処理速度が低下するとい
った不具合を招いていた。
は、PUSHあるいはPOPが決定された後にアクセス動作が
開始されるようになっていた。このため、スタックメモ
リを使用する動作を含む処理の処理速度が低下するとい
った不具合を招いていた。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、PUSHあるいはPOPの確定
前にアクセス動作が可能なスタックメモリを提供し、こ
のスタックメモリを使用したシステムにおける処理速度
を向上させることにある。
り、その目的とするところは、PUSHあるいはPOPの確定
前にアクセス動作が可能なスタックメモリを提供し、こ
のスタックメモリを使用したシステムにおける処理速度
を向上させることにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、請求項１記載の発明は、読
出し動作あるいは書込み動作が決定された後、決定され
た動作に応じて次に設定されるアドレスが更新されるス
タックポインタと、読出し動作あるいは書込み動作決定
前の前記スタックポインタのアドレスにデータを書込む
と同時に読出し動作あるいは書込み動作決定前の前記ス
タックポインタのアドレスから１を引いたアドレスから
データを読出す２ポートRAMとから構成される。
出し動作あるいは書込み動作が決定された後、決定され
た動作に応じて次に設定されるアドレスが更新されるス
タックポインタと、読出し動作あるいは書込み動作決定
前の前記スタックポインタのアドレスにデータを書込む
と同時に読出し動作あるいは書込み動作決定前の前記ス
タックポインタのアドレスから１を引いたアドレスから
データを読出す２ポートRAMとから構成される。
一方、上記目的を達成するために、請求項２記載の発明
は、読出し動作あるいは書込み動作が決定された後、決
定された動作に応じて次に設定されるアドレスが更新さ
れるスタックポインタと、データを指定するアドレスの
うち偶数アドレスに対応するデータが入出力される偶数
バンク及び奇数アドレスに対応するデータが入出力され
る奇数バンクを備え、読出し動作あるいは書込み動作決
定前の前記スタックポインタのアドレスが偶数あるいは
奇数かに応じて、前記偶数バンクからデータを読出すと
同時に前記奇数バンクにデータを書込むか、あるいは、
前記偶数バンクにデータを書込むと同時に前記奇数バン
クからデータを読出すRAMとから構成される。
は、読出し動作あるいは書込み動作が決定された後、決
定された動作に応じて次に設定されるアドレスが更新さ
れるスタックポインタと、データを指定するアドレスの
うち偶数アドレスに対応するデータが入出力される偶数
バンク及び奇数アドレスに対応するデータが入出力され
る奇数バンクを備え、読出し動作あるいは書込み動作決
定前の前記スタックポインタのアドレスが偶数あるいは
奇数かに応じて、前記偶数バンクからデータを読出すと
同時に前記奇数バンクにデータを書込むか、あるいは、
前記偶数バンクにデータを書込むと同時に前記奇数バン
クからデータを読出すRAMとから構成される。
（作用） 上記構成において、発明は、読出し動作（POP）と書込
み動作（PUSH）を同時に開始して並行して行ない、読出
し動作あるいは書込み動作が確定した後、スタックポイ
ンタのアドレスを更新するようにしている。
み動作（PUSH）を同時に開始して並行して行ない、読出
し動作あるいは書込み動作が確定した後、スタックポイ
ンタのアドレスを更新するようにしている。
（実施例） 以下、図面を用いて発明の実施例を説明する。
第１図は請求項１記載の発明の一実施例に係わるスタッ
クメモリの構成を示すブロック図である。
クメモリの構成を示すブロック図である。
ここで、スタックメモリは、次に示す２つの特徴を有し
ている。
ている。
第１の特徴は低位のアドレスから、高位のアドレスへ順
にデータが格納保持されるタイプのスタックメモリにあ
っては、有効なデータは低位のアドレスからスタックポ
インタが指示するアドレスから“1"を引いたアドレスま
での領域に格納保持されており、スタックポインタが指
示するアドレス以上の領域の内容は無効データとなる。
にデータが格納保持されるタイプのスタックメモリにあ
っては、有効なデータは低位のアドレスからスタックポ
インタが指示するアドレスから“1"を引いたアドレスま
での領域に格納保持されており、スタックポインタが指
示するアドレス以上の領域の内容は無効データとなる。
この第１の特徴からは、もし仮に誤ってPUSHを行なって
しまっても、スタックポインタの値が更新されなけれ
ば、PUSHされたデータは無効となり、このPUSH動作は無
効なものとなる。
しまっても、スタックポインタの値が更新されなけれ
ば、PUSHされたデータは無効となり、このPUSH動作は無
効なものとなる。
一方、第２の特徴は、PUSH/POPするデータのアドレス
は、必ず異なるアドレスとなり、しかも常に“1"だけ異
なった偶数のアドレスと奇数のアドレスになる。
は、必ず異なるアドレスとなり、しかも常に“1"だけ異
なった偶数のアドレスと奇数のアドレスになる。
このような２つの特徴を利用して、この発明のスタック
メモリでは、PUSH/POPが確定する前にPUSHとPOPを同時
に実行開始し、PUSH/POPが確定した後、スタックポイン
タの値を更新するようにしている。
メモリでは、PUSH/POPが確定する前にPUSHとPOPを同時
に実行開始し、PUSH/POPが確定した後、スタックポイン
タの値を更新するようにしている。
このことを可能にするために、第１図に示す実施例で
は、スタックメモリを構成するメモリに２ポートのRAM
を用いて、PUSHとPOPを同時に行なうようにしている。
は、スタックメモリを構成するメモリに２ポートのRAM
を用いて、PUSHとPOPを同時に行なうようにしている。
第１図において、スタックメモリは、２ポートのRAM1と
スタックポインタ２及びインクリメンタ／デクリメンタ
３を備えて構成されている。
スタックポインタ２及びインクリメンタ／デクリメンタ
３を備えて構成されている。
RAM1は、第１のポートをPUSH（書込み）専用のポートと
しており、PUSHするデータが第１のポートのD1に与えら
れ、与えられたデータがPUSHされるアドレスが第１のポ
ートのA1に与えられる。また、RAM1は、第２のポートを
POP（読出し）専用のポートとしており、POPするデータ
が第２のポートのD2から出力され、POPされるデータの
アドレスが第２のポートのA2に与えられる。
しており、PUSHするデータが第１のポートのD1に与えら
れ、与えられたデータがPUSHされるアドレスが第１のポ
ートのA1に与えられる。また、RAM1は、第２のポートを
POP（読出し）専用のポートとしており、POPするデータ
が第２のポートのD2から出力され、POPされるデータの
アドレスが第２のポートのA2に与えられる。
スタックポインタ２は、RAM1において次にデータがPUSH
されるアドレスを格納保持している。格納保持されたア
ドレスは、RAM1における第１のポートのA1に与えられ
る。さらに、格納保持されたアドレスはインクリメンタ
／デクリメンタ３に与えられる。
されるアドレスを格納保持している。格納保持されたア
ドレスは、RAM1における第１のポートのA1に与えられ
る。さらに、格納保持されたアドレスはインクリメンタ
／デクリメンタ３に与えられる。
インクリメンタ／デクリメンタ３は、スタックポインタ
２から与えられるアドレスを、“1"だけインクリメント
するか、あるいは“1"だけデクリメントする。インクリ
メンタ／デクリメンタ３は、インクリメントしたアドレ
スあるいはデクリメントしたアドレスをスタックポイン
タ２に与える。また、デクリメントされたアドレスは、
RAM1における第２のポートのA2に与えられる。
２から与えられるアドレスを、“1"だけインクリメント
するか、あるいは“1"だけデクリメントする。インクリ
メンタ／デクリメンタ３は、インクリメントしたアドレ
スあるいはデクリメントしたアドレスをスタックポイン
タ２に与える。また、デクリメントされたアドレスは、
RAM1における第２のポートのA2に与えられる。
このような構成においては、PUSH/POPが確定される前に
スタックメモリのアクセス動作が開始される。アクセス
動作が開始されると、スタックポインタ２からアドレス
（Ｎ）がRAM1のA1に与えられて、このアドレス（Ｎ）に
D1から与えられたデータがRAM1に書きこまれる。
スタックメモリのアクセス動作が開始される。アクセス
動作が開始されると、スタックポインタ２からアドレス
（Ｎ）がRAM1のA1に与えられて、このアドレス（Ｎ）に
D1から与えられたデータがRAM1に書きこまれる。
このようなPUSH動作と同時に、スタックポインタ２のア
ドレス（Ｎ）がインクリメンタ／デクリメンタ３に与え
れて、“1"だけデクリメントされ、デクリメントされた
アドレス（Ｎ−１）がRAM1のA2に与えられ、このアドレ
ス（Ｎ−１）に格納保持されていたデータがRAM1のD2か
らPOPデータとして読出される。
ドレス（Ｎ）がインクリメンタ／デクリメンタ３に与え
れて、“1"だけデクリメントされ、デクリメントされた
アドレス（Ｎ−１）がRAM1のA2に与えられ、このアドレ
ス（Ｎ−１）に格納保持されていたデータがRAM1のD2か
らPOPデータとして読出される。
このようにして、PUSHとPOPが同時に開始されて、PUSH
あるいあPOPが確定されると、スタックポインタ２のア
ドレス（Ｎ）が更新される。すなわち、PUSHの場合に
は、スタックポインタ２のアドレス（Ｎ）がインクリメ
ンタ３に与えられて、“1"だけインクリメントされ、イ
ンクリメントされたアドレス（Ｎ＋１）がスタックポイ
ンタ２に与えられて、次のアクセス動作のアドレスとし
て格納保持される。これにより、アドレスＮにデータを
書き込んだPUSH動作が有効となる。
あるいあPOPが確定されると、スタックポインタ２のア
ドレス（Ｎ）が更新される。すなわち、PUSHの場合に
は、スタックポインタ２のアドレス（Ｎ）がインクリメ
ンタ３に与えられて、“1"だけインクリメントされ、イ
ンクリメントされたアドレス（Ｎ＋１）がスタックポイ
ンタ２に与えられて、次のアクセス動作のアドレスとし
て格納保持される。これにより、アドレスＮにデータを
書き込んだPUSH動作が有効となる。
一方、POPの場合には、POPの際のアドレス（Ｎ−１）が
インクリメンタ／デクリメンタ３からスタックポインタ
２に与えられて、次のアクセス動作のアドレスとして格
納保持される。これにより、アドレスＮにデータを書き
込んだPUSH動作は無効となり、アドレス（Ｎ−１）から
データを読み出したPOP動作が有効となる。
インクリメンタ／デクリメンタ３からスタックポインタ
２に与えられて、次のアクセス動作のアドレスとして格
納保持される。これにより、アドレスＮにデータを書き
込んだPUSH動作は無効となり、アドレス（Ｎ−１）から
データを読み出したPOP動作が有効となる。
このように、スタックメモリに２ポートRAMを用いるこ
とによって、PUSHあるいはPOPが確定する前にスタック
メモリのアクセス動作を開始することが可能となる。
とによって、PUSHあるいはPOPが確定する前にスタック
メモリのアクセス動作を開始することが可能となる。
次に、請求項２記載の発明の一実施例を説明する。
第２図は請求項２記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図である。同図に示す実施例は、
データが入出力されるRAMを２つのブロックに分割した
バンク方式で構成し、前述したスタックメモリにおける
第２の特徴を特に利用して、PUSH及びPOPを同時に開始
実行することを可能にしたものである。
クメモリの構成を示す図である。同図に示す実施例は、
データが入出力されるRAMを２つのブロックに分割した
バンク方式で構成し、前述したスタックメモリにおける
第２の特徴を特に利用して、PUSH及びPOPを同時に開始
実行することを可能にしたものである。
第２図において、スタックメモリは、RAM5、スタックポ
インタ６、インクリメンタ／デクリメンタ７、加算器８
及びセレクタ９を備えて構成されている。
インタ６、インクリメンタ／デクリメンタ７、加算器８
及びセレクタ９を備えて構成されている。
RAM5は、１ポートのRAMであり、入出力端子はそれぞれ
別々になっている。なお、入出力端子が共通であっても
かまわない。RAM5は、偶バンク10と奇バンク11とから構
成されており、それぞれのバンクには共通のPUSHするデ
ータが与えられ、それぞれのバンクからそれぞれ独立し
てデータが読出されるように構成されている。
別々になっている。なお、入出力端子が共通であっても
かまわない。RAM5は、偶バンク10と奇バンク11とから構
成されており、それぞれのバンクには共通のPUSHするデ
ータが与えられ、それぞれのバンクからそれぞれ独立し
てデータが読出されるように構成されている。
偶バンク10は、スタックメモリの全体としてのアドレス
のうち偶数アドレスが割付けられており、偶数アドレス
に対応したデータの入出力が行なわれる。
のうち偶数アドレスが割付けられており、偶数アドレス
に対応したデータの入出力が行なわれる。
一方、奇バンク11は、スタックメモリの全体としてのア
ドレスのうち奇数アドレスが割付けられており、奇数ア
ドレスに対応したデータの入出力が行なわれる。
ドレスのうち奇数アドレスが割付けられており、奇数ア
ドレスに対応したデータの入出力が行なわれる。
したがって、偶バンク10のアドレスｐは、スタックメモ
リの全体としてのアドレス（2p）に対応し、奇バンク11
のアドレスｑは、スタックメモリの全体としてのアドレ
ス（2q＋１）に対応する。このような偶バンク10及び奇
バンク11は、スタックメモリ全体としてのアドレス、す
なわちスタックポインタ６の指示するアドレスが偶数の
場合は、偶バンク10がPOPされ、奇バンク11がPUSHされ
る。一方、スタックポインタ６の指示するアドレスが奇
数の場合には、偶バンク10がPUSHされ、奇バンク11がPO
Pされる。
リの全体としてのアドレス（2p）に対応し、奇バンク11
のアドレスｑは、スタックメモリの全体としてのアドレ
ス（2q＋１）に対応する。このような偶バンク10及び奇
バンク11は、スタックメモリ全体としてのアドレス、す
なわちスタックポインタ６の指示するアドレスが偶数の
場合は、偶バンク10がPOPされ、奇バンク11がPUSHされ
る。一方、スタックポインタ６の指示するアドレスが奇
数の場合には、偶バンク10がPUSHされ、奇バンク11がPO
Pされる。
スタックポインタ６は、スタックメモリ全体としてのア
ドレスを格納保持するものであり、POPするデータを指
示するアドレスを格納保持している。このため、PUSHす
るデータを指示するアドレスは、スタックポインタ６の
アドレスをSPとすると、（SP＋１）となる。
ドレスを格納保持するものであり、POPするデータを指
示するアドレスを格納保持している。このため、PUSHす
るデータを指示するアドレスは、スタックポインタ６の
アドレスをSPとすると、（SP＋１）となる。
スタックポインタ６は、そのアドレスが偶数（2r）であ
る場合は、POPされるデータは偶バンク10のｒ番地とな
り、PUSHされるデータは奇バンク11のｒ番地となる。一
方、スタックポインタ６は、そのアドレスが奇数（2r＋
１）である場合には、POPされるデータは奇バンク11の
ｒ番地となり、PUSHされるデータは偶バンクの（ｒ＋
１）番地となる。
る場合は、POPされるデータは偶バンク10のｒ番地とな
り、PUSHされるデータは奇バンク11のｒ番地となる。一
方、スタックポインタ６は、そのアドレスが奇数（2r＋
１）である場合には、POPされるデータは奇バンク11の
ｒ番地となり、PUSHされるデータは偶バンクの（ｒ＋
１）番地となる。
したがって、奇バンク11には、スタックポインタ６のア
ドレスが偶数（2r）あるいは奇数（2r＋１）であって
も、上述したｒ番地のアドレスが与えられるようにすれ
ばよい。ここで、ｒ番地はスタックポインタ６のアドレ
ス（SP）の1/2の値となる。これにより、スタックポイ
ンタ６のアドレスの全ビットのうち最下位ビット（S
PL）を除いたビット例のアドレス（SPM）は、全ビット
のアドレスの1/2となるので、スタックポインタ６のア
ドレスの最下位ビットを除いたアドレス（SPM）が奇バ
ンク11に与えられる。
ドレスが偶数（2r）あるいは奇数（2r＋１）であって
も、上述したｒ番地のアドレスが与えられるようにすれ
ばよい。ここで、ｒ番地はスタックポインタ６のアドレ
ス（SP）の1/2の値となる。これにより、スタックポイ
ンタ６のアドレスの全ビットのうち最下位ビット（S
PL）を除いたビット例のアドレス（SPM）は、全ビット
のアドレスの1/2となるので、スタックポインタ６のア
ドレスの最下位ビットを除いたアドレス（SPM）が奇バ
ンク11に与えられる。
一方、偶バンク10では、スタックポインタ６のアドレス
が偶数（2r）の場合はｒ番地のアドレス、奇数（2r＋
１）の場合には（ｒ＋１）番地のアドレスが与えられる
ようにすればよい。これを実現するために、スタックポ
インタ６のアドレスから最下位ビット（SPL）を除いた
アドレス（SPM）に最下位ビット（SPL）を加算器８によ
って加え、その値をアドレスとして偶バンク10に与えれ
ばよい。
が偶数（2r）の場合はｒ番地のアドレス、奇数（2r＋
１）の場合には（ｒ＋１）番地のアドレスが与えられる
ようにすればよい。これを実現するために、スタックポ
インタ６のアドレスから最下位ビット（SPL）を除いた
アドレス（SPM）に最下位ビット（SPL）を加算器８によ
って加え、その値をアドレスとして偶バンク10に与えれ
ばよい。
このような操作にあって、スタックポインタ６のアドレ
スが偶数（2r）の場合は、最下位ビット（SPL）は“0"
となるため、アドレス（SPM）と最下位ビット（SPL）の
加算結果（SPM＋SPL）は“r"となり、この加算結果がア
ドレスのｒ番地として偶バンク10に与えられる。一方、
スタックポインタ６のアドレスが奇数（2r＋１）の場合
には、最下位ビット（SPL）は“1"となるので、アドレ
ス（SPM）と最下位ビット（SPL）の加算結果（SPM＋S
PL）は、“ｒ＋1"となり、この加算結果がアドレスの
（ｒ＋１）番地として偶バンク10に与えられる。
スが偶数（2r）の場合は、最下位ビット（SPL）は“0"
となるため、アドレス（SPM）と最下位ビット（SPL）の
加算結果（SPM＋SPL）は“r"となり、この加算結果がア
ドレスのｒ番地として偶バンク10に与えられる。一方、
スタックポインタ６のアドレスが奇数（2r＋１）の場合
には、最下位ビット（SPL）は“1"となるので、アドレ
ス（SPM）と最下位ビット（SPL）の加算結果（SPM＋S
PL）は、“ｒ＋1"となり、この加算結果がアドレスの
（ｒ＋１）番地として偶バンク10に与えられる。
また、スタックポインタ６は、そのアドレスの最下位ビ
ット（SPL）が偶バンク10及びセレクタ９に、最下位ビ
ットを反転した反転最下位ビット（▲▼）が奇バ
ンク11に与えられる。偶バンク10、奇バンク11及びセレ
クタ９は、与えられる最下位ビット（SPL）の値に基づ
いて、スタックポインタ６のアドレスが偶数であるか奇
数であるかを判別して、判別結果に応じてそれぞれ対応
する動作が行なわれる。
ット（SPL）が偶バンク10及びセレクタ９に、最下位ビ
ットを反転した反転最下位ビット（▲▼）が奇バ
ンク11に与えられる。偶バンク10、奇バンク11及びセレ
クタ９は、与えられる最下位ビット（SPL）の値に基づ
いて、スタックポインタ６のアドレスが偶数であるか奇
数であるかを判別して、判別結果に応じてそれぞれ対応
する動作が行なわれる。
インクリメンタ／デクリメンタ７は、スタックポインタ
６のアドレスを“1"だけインクリメントするか、あるい
は“1"だけデクリメントして、インクリメントあるいは
デクリメントしたアドレスをスタックポインタ６に与え
る。これにより、インクリメンタ／デクリメンタ７は、
前述した実施例と同様に、スタックポインタ６とともに
アップダウンカウンタを構成している。
６のアドレスを“1"だけインクリメントするか、あるい
は“1"だけデクリメントして、インクリメントあるいは
デクリメントしたアドレスをスタックポインタ６に与え
る。これにより、インクリメンタ／デクリメンタ７は、
前述した実施例と同様に、スタックポインタ６とともに
アップダウンカウンタを構成している。
セレクタ９は、偶バンク10から読出されたデータと奇バ
ンク11から読出されたデータを、スタックポインタ６か
ら与えられる最下位ビット（SPL）の値に基づいて選択
し、選択したデータをスタックメモリのPOPデータとし
ている。セレクタ９は、スタックポインタ６のアドレス
が偶数で最下位ビット（SPL）の値が“0"の場合には、
偶バンク10から読出されたデータを選択し、スタックポ
インタ６のアドレスが奇数で最下位ビット（SPL）の値
が“1"の場合には、奇バンク11から読出されたデータを
選択する。
ンク11から読出されたデータを、スタックポインタ６か
ら与えられる最下位ビット（SPL）の値に基づいて選択
し、選択したデータをスタックメモリのPOPデータとし
ている。セレクタ９は、スタックポインタ６のアドレス
が偶数で最下位ビット（SPL）の値が“0"の場合には、
偶バンク10から読出されたデータを選択し、スタックポ
インタ６のアドレスが奇数で最下位ビット（SPL）の値
が“1"の場合には、奇バンク11から読出されたデータを
選択する。
このような構成において、スタックポインタ６のアドレ
スが偶数（2r）の場合は、アクセス動作のアドレスとし
て、偶バンク10には加算器８の出力としてアドレス（SP
M）のｒ番地が与えられ、奇バンク11にはスタックポイ
ンタ６のアドレスから最下位ビットを除いたアドレス
（SPM）のｒ番地が与えられる。SPL，▲▼即ち
“φ",“1"が偶奇それぞれのバンクにRW制御信号として
与えられ、偶バンクが読み出し、奇バンクが書き込みで
あることを指示する。
スが偶数（2r）の場合は、アクセス動作のアドレスとし
て、偶バンク10には加算器８の出力としてアドレス（SP
M）のｒ番地が与えられ、奇バンク11にはスタックポイ
ンタ６のアドレスから最下位ビットを除いたアドレス
（SPM）のｒ番地が与えられる。SPL，▲▼即ち
“φ",“1"が偶奇それぞれのバンクにRW制御信号として
与えられ、偶バンクが読み出し、奇バンクが書き込みで
あることを指示する。
これにより、偶バンク10では与えられたアドレス（ｒ番
地）からデータが読出され、奇バンク11では与えられた
アドレス（ｒ番地）に外部から与えられたPUSHデータが
書き込まれる。偶バンク10から読出されたデータはセレ
クタ９により選択され、スタックメモリのPOPデータと
して出力される。
地）からデータが読出され、奇バンク11では与えられた
アドレス（ｒ番地）に外部から与えられたPUSHデータが
書き込まれる。偶バンク10から読出されたデータはセレ
クタ９により選択され、スタックメモリのPOPデータと
して出力される。
このような動作は、偶バンク10と奇バンク11を１つのRA
M5として見た場合に、スタックメモリ全体としてのアド
レス（2r）からデータをPOPして、スタックメモリ全体
としてのアドレス（2r＋１）にデータをPUSHしたことと
等価となり、スタックポインタ６のアドレスで指示され
るデータのPOPと、そのアドレスに“1"を加えたアドレ
スへのデータのPUSHを同時に実行したことになる。
M5として見た場合に、スタックメモリ全体としてのアド
レス（2r）からデータをPOPして、スタックメモリ全体
としてのアドレス（2r＋１）にデータをPUSHしたことと
等価となり、スタックポインタ６のアドレスで指示され
るデータのPOPと、そのアドレスに“1"を加えたアドレ
スへのデータのPUSHを同時に実行したことになる。
このようなアクセス動作が開始された後、PUSHあるいは
POPが確定すると、スタックポインタ６のアドレスが更
新される。すなわち、アクセス動作がPUSHの場合は、ス
タックポインタ６のアドレスはインクリメンタ／デクリ
メンタ７によって“1"だけインクリメントされて、イン
クリメントされたアドレスがスタックポインタ６に格納
保持され、PUSH動作が有効となる。一方、アクセス動作
がPOPの場合には、スタックポインタ６のアドレスはイ
ンクリメンタ／デクリメンタ７によって“1"だけデクリ
メントされて、デクリメントされたアドレスがスタック
ポインタ６に格納保持され、POP動作が有効となる。
POPが確定すると、スタックポインタ６のアドレスが更
新される。すなわち、アクセス動作がPUSHの場合は、ス
タックポインタ６のアドレスはインクリメンタ／デクリ
メンタ７によって“1"だけインクリメントされて、イン
クリメントされたアドレスがスタックポインタ６に格納
保持され、PUSH動作が有効となる。一方、アクセス動作
がPOPの場合には、スタックポインタ６のアドレスはイ
ンクリメンタ／デクリメンタ７によって“1"だけデクリ
メントされて、デクリメントされたアドレスがスタック
ポインタ６に格納保持され、POP動作が有効となる。
次に、スタックポインタ６のアドレスが奇数（2r＋１）
の場合には、アクセス動作のアドレスとして、偶バンク
10には加算器８の出力としてアドレス（SPM＋１）の
（ｒ＋１）番地が与えられ、奇バンク11にはスタックポ
インタ６のアドレスから最下位ビットを除いたアドレス
（SPM）のｒ番地が与えられる。SPL，▲▼即ち
“1",“φ”が偶奇それぞれのバンクにRW制御信号とし
て与えられ、偶バンクが書き込み、奇バンクが読み出し
であることを指示する。
の場合には、アクセス動作のアドレスとして、偶バンク
10には加算器８の出力としてアドレス（SPM＋１）の
（ｒ＋１）番地が与えられ、奇バンク11にはスタックポ
インタ６のアドレスから最下位ビットを除いたアドレス
（SPM）のｒ番地が与えられる。SPL，▲▼即ち
“1",“φ”が偶奇それぞれのバンクにRW制御信号とし
て与えられ、偶バンクが書き込み、奇バンクが読み出し
であることを指示する。
これにより、偶バンク10では与えられたアドレス（ｒ＋
１番地）に外部から与えられたPUSHデータがPUSHされ、
奇バンク11では与えられたアドレス（ｒ番地）からデー
タが読出される。奇バンク11から読出されたデータはセ
レクタ９によって選択され、スタックメモリのPOPデー
タとして出力される。
１番地）に外部から与えられたPUSHデータがPUSHされ、
奇バンク11では与えられたアドレス（ｒ番地）からデー
タが読出される。奇バンク11から読出されたデータはセ
レクタ９によって選択され、スタックメモリのPOPデー
タとして出力される。
このような動作は、偶バンク10と奇バンク11を１つのRA
M5として見た場合に、スタックメモリ全体としてのアド
レス（2r＋１）からデータをPOPして、スタックメモリ
全体としてのアドレス（2r＋２）にデータをPUSHしたこ
とと等価となり、スタックポインタ６のアドレスで指示
されるデータのPOPと、そのアドレスに“1"を加えたア
ドレスへのデータのPUSHを同時に実行したことになる。
M5として見た場合に、スタックメモリ全体としてのアド
レス（2r＋１）からデータをPOPして、スタックメモリ
全体としてのアドレス（2r＋２）にデータをPUSHしたこ
とと等価となり、スタックポインタ６のアドレスで指示
されるデータのPOPと、そのアドレスに“1"を加えたア
ドレスへのデータのPUSHを同時に実行したことになる。
このようなアクセス動作が開始された後、PUSHあるいは
POPが確定すると、スタックポインタ６のアドレスが偶
数である場合と同様にしてスタックポインタ６のアドレ
スが更新される。
POPが確定すると、スタックポインタ６のアドレスが偶
数である場合と同様にしてスタックポインタ６のアドレ
スが更新される。
したがって、このような構成にあっても、PUSH動作とPO
P動作を同時に開始することが可能となり、両動作の確
定後に確定した動作を有効動作とすることができるよう
になる。
P動作を同時に開始することが可能となり、両動作の確
定後に確定した動作を有効動作とすることができるよう
になる。
次に、このようなスタックメモリを、システムに組み入
れ、再帰的なアルゴリズムを実行する場合について説明
する。
れ、再帰的なアルゴリズムを実行する場合について説明
する。
再帰的なアルゴリズムが例えば第３図に示すように、ス
タックメモリ12とデータ操作／判定装置13とで構成され
た場合に、データ操作／判定装置13でデータの操作と、
スタックメモリ12の次の操作の決定が並行して行なわれ
たとしても、従来のスタックメモリにあっては、スタッ
クメモリ12の操作が決定されるまでは、スタックメモリ
12のアクセス動作を開始することはできなかった。この
ため、第４図のタイミングチャートに示すように、スタ
ックメモリ操作の決定とスタックメモリの実際の操作と
がシリアルな処理となり、１回のスタックメモリの操作
にかかる時間は、両者に必要な時間の和となる。
タックメモリ12とデータ操作／判定装置13とで構成され
た場合に、データ操作／判定装置13でデータの操作と、
スタックメモリ12の次の操作の決定が並行して行なわれ
たとしても、従来のスタックメモリにあっては、スタッ
クメモリ12の操作が決定されるまでは、スタックメモリ
12のアクセス動作を開始することはできなかった。この
ため、第４図のタイミングチャートに示すように、スタ
ックメモリ操作の決定とスタックメモリの実際の操作と
がシリアルな処理となり、１回のスタックメモリの操作
にかかる時間は、両者に必要な時間の和となる。
これに対して、上述した発明における実施例にあって
は、データ操作の直後にスタックメモリの操作に入るこ
とが可能となり、PUSH/POPはスタックメモリの操作が終
了するまでに確定していればよい。このため、第５図に
示すように、データ操作及びスタックメモリ操作判定
と、スタックメモリの実際の操作とを同時に並行して行
なうことが可能となり、１回のスタックメモリの操作に
かかる時間は、両者のうちの長い方の時間で済むことに
なる。したがって、この発明によるスタックメモリを用
いることによって、最大で２倍の処理速度の向上が得ら
れるようになる。
は、データ操作の直後にスタックメモリの操作に入るこ
とが可能となり、PUSH/POPはスタックメモリの操作が終
了するまでに確定していればよい。このため、第５図に
示すように、データ操作及びスタックメモリ操作判定
と、スタックメモリの実際の操作とを同時に並行して行
なうことが可能となり、１回のスタックメモリの操作に
かかる時間は、両者のうちの長い方の時間で済むことに
なる。したがって、この発明によるスタックメモリを用
いることによって、最大で２倍の処理速度の向上が得ら
れるようになる。
なお、この発明は、上記実施例に限定されることはな
く、例えばデータを高位のアドレスから低位のアドレス
へと順次格納するようにしてもよい。また、スタックメ
モリにおけるデータが入出力される領域が、他のメモリ
における一部のアドレス領域であってもよい。
く、例えばデータを高位のアドレスから低位のアドレス
へと順次格納するようにしてもよい。また、スタックメ
モリにおけるデータが入出力される領域が、他のメモリ
における一部のアドレス領域であってもよい。
［発明の効果］ 以上説明したように、発明によれば、読出し動作（PO
P）と書込み動作（PUSH）を同時に開始して並行して行
ない、読出し動作あるいは書込み動作が確定した後、ス
タックポインタのアドレスを更新するようにしたので、
読出し動作あるいは書込み動作が確定する前に読出し動
作と書込み動作をともに行なっても、両動作のうち確定
した動作を有効とすることができる。この結果、読出し
動作あるいは書込み動作が確定する前にアクセス動作が
可能なスタックメモリを提供することができるようにな
り、このスタックメモリを使用したシステムの処理速度
を向上させることができるようになる。
P）と書込み動作（PUSH）を同時に開始して並行して行
ない、読出し動作あるいは書込み動作が確定した後、ス
タックポインタのアドレスを更新するようにしたので、
読出し動作あるいは書込み動作が確定する前に読出し動
作と書込み動作をともに行なっても、両動作のうち確定
した動作を有効とすることができる。この結果、読出し
動作あるいは書込み動作が確定する前にアクセス動作が
可能なスタックメモリを提供することができるようにな
り、このスタックメモリを使用したシステムの処理速度
を向上させることができるようになる。
第１図は請求項１記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図、 第２図は請求項２記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図、 第３図はスタックメモリを用いた再帰的アルゴリズムを
実現するための構成を示す図、 第４図は従来のスタックメモリを用いた処理のタイミン
グチャート、 第５図は発明のスタックメモリを用いた処理のタイミン
グチャートである。 １……２ポートRAM 2,6……スタックポインタ 3,7……インクリメンタ／デクリメンタ ５……RAM ８……加算器 ９……セレクタ 10……偶バンク 11……奇バンク
クメモリの構成を示す図、 第２図は請求項２記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図、 第３図はスタックメモリを用いた再帰的アルゴリズムを
実現するための構成を示す図、 第４図は従来のスタックメモリを用いた処理のタイミン
グチャート、 第５図は発明のスタックメモリを用いた処理のタイミン
グチャートである。 １……２ポートRAM 2,6……スタックポインタ 3,7……インクリメンタ／デクリメンタ ５……RAM ８……加算器 ９……セレクタ 10……偶バンク 11……奇バンク
Claims (2)
- 【請求項１】読出し動作あるいは書込み動作が決定され
た後、決定された動作に応じて次に設定されるアドレス
が更新されるスタックポインタと、 読出し動作あるいは書込み動作決定前の前記スタックポ
インタのアドレスにデータを書込むと同時に読出し動作
あるいは書込み動作決定前の前記スタックポインタのア
ドレスから１を引いたアドレスからデータを読出す２ポ
ートRAMと を有することを特徴とするスタックメモリ。 - 【請求項２】読出し動作あるいは書込み動作が決定され
た後、決定された動作に応じて次に設定されるアドレス
が更新されるスタックポインタと、 データを指定するアドレスのうち偶数アドレスに対応す
るデータが入出力される偶数バンク及び奇数アドレスに
対応するデータが入出力される奇数バンクを備え、読出
し動作あるいは書込み動作決定前の前記スタックポイン
タのアドレスが偶数あるいは奇数かに応じて、前記偶数
バンクからデータを読出すと同時に前記奇数バンクにデ
ータを書込むか、あるいは、前記偶数バンクにデータを
書込むと同時に前記奇数バンクからデータを読出すRAM
と を有することを特徴とするスタックメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189463A JPH0752576B2 (ja) | 1990-07-19 | 1990-07-19 | スタックメモリ |
| US07/731,764 US5287309A (en) | 1990-07-19 | 1991-07-18 | High-speed stack memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189463A JPH0752576B2 (ja) | 1990-07-19 | 1990-07-19 | スタックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476884A JPH0476884A (ja) | 1992-03-11 |
| JPH0752576B2 true JPH0752576B2 (ja) | 1995-06-05 |
Family
ID=16241694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189463A Expired - Fee Related JPH0752576B2 (ja) | 1990-07-19 | 1990-07-19 | スタックメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287309A (ja) |
| JP (1) | JPH0752576B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473271A (en) * | 1993-02-09 | 1995-12-05 | Dallas Semiconductor Corporation | Microprocessor output driver |
| US5958039A (en) * | 1997-10-28 | 1999-09-28 | Microchip Technology Incorporated | Master-slave latches and post increment/decrement operations |
| US6167047A (en) * | 1998-05-18 | 2000-12-26 | Solidum Systems Corp. | Packet classification state machine |
| US7028163B2 (en) * | 1998-06-22 | 2006-04-11 | Samsung Electronics, Co., Ltd. | Apparatus for controlling multi-word stack operations using a multi-bank stack in digital data processors |
| US6058467A (en) * | 1998-08-07 | 2000-05-02 | Dallas Semiconductor Corporation | Standard cell, 4-cycle, 8-bit microcontroller |
| US6345353B2 (en) * | 1999-07-20 | 2002-02-05 | Microchip Technology Incorporated | Stack pointer with post increment/decrement allowing selection from parallel read/write address outputs |
| US6654871B1 (en) | 1999-11-09 | 2003-11-25 | Motorola, Inc. | Device and a method for performing stack operations in a processing system |
| FR2845784B1 (fr) * | 2002-10-11 | 2005-01-14 | St Microelectronics Sa | Dispositif de memorisation de donnees de type lifo incorporant deux memoires a acces aleatoire |
| CN100367402C (zh) * | 2003-02-13 | 2008-02-06 | 明基电通股份有限公司 | 一种堆栈的指针产生器与指针产生的方法 |
| US7020747B2 (en) * | 2003-03-31 | 2006-03-28 | Intel Corporation | Dual-stack memory architecture and compiling method |
| US8793284B2 (en) | 2011-05-26 | 2014-07-29 | Laurie Dean Perrin | Electronic device with reversing stack data container and related methods |
| US20160381050A1 (en) | 2015-06-26 | 2016-12-29 | Intel Corporation | Processors, methods, systems, and instructions to protect shadow stacks |
| US10867031B2 (en) | 2015-07-23 | 2020-12-15 | Apple Inc. | Marking valid return targets |
| US10394556B2 (en) * | 2015-12-20 | 2019-08-27 | Intel Corporation | Hardware apparatuses and methods to switch shadow stack pointers |
| US10430580B2 (en) | 2016-02-04 | 2019-10-01 | Intel Corporation | Processor extensions to protect stacks during ring transitions |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576193A (en) * | 1980-06-09 | 1982-01-13 | Toshiba Corp | Very low temperature container |
| JPS63129438A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | メモリ制御装置 |
| US5042007A (en) * | 1990-02-26 | 1991-08-20 | Eastman Kodak Company | Apparatus for transposing digital data |
-
1990
- 1990-07-19 JP JP2189463A patent/JPH0752576B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-18 US US07/731,764 patent/US5287309A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5287309A (en) | 1994-02-15 |
| JPH0476884A (ja) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |