JPH0476884A - スタックメモリ - Google Patents
スタックメモリInfo
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- JPH0476884A JPH0476884A JP2189463A JP18946390A JPH0476884A JP H0476884 A JPH0476884 A JP H0476884A JP 2189463 A JP2189463 A JP 2189463A JP 18946390 A JP18946390 A JP 18946390A JP H0476884 A JPH0476884 A JP H0476884A
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- data
- stack pointer
- stack
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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- Static Random-Access Memory (AREA)
- Memory System (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ＲＡＭを用いたスタックメモリに関する。
（従来の技術）
従来、Ｌａ５ｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ型のメモリ
からなるスタックメモリにあっては、随時呼出し型のメ
モリ（ＲＡＭ）を用いて構成されるものがある。
からなるスタックメモリにあっては、随時呼出し型のメ
モリ（ＲＡＭ）を用いて構成されるものがある。
このようなスタックメモリを機能させるためには、デー
タが入出力されるＲＡＭと、このＲＡＭにおけるデータ
の入出力アドレスを指示するアップダウンカウンタから
なるスタックポインタとが必要になる。
タが入出力されるＲＡＭと、このＲＡＭにおけるデータ
の入出力アドレスを指示するアップダウンカウンタから
なるスタックポインタとが必要になる。
このようなスタックメモリにおいてはＲＡＭへの書込み
動作（ＰＵＳＨ）を行なうには、スタックポインタによ
って指定されたアドレスに外部からデータを書込み、そ
の後スタックポインタのアドレスを“１”だけインクリ
メントして更新する。
動作（ＰＵＳＨ）を行なうには、スタックポインタによ
って指定されたアドレスに外部からデータを書込み、そ
の後スタックポインタのアドレスを“１”だけインクリ
メントして更新する。
一方、ＲＡＭからの読出し動作（ＰＯＰ）を行なう場合
には、スタックポインタのアドレスを“１゛たけデクリ
メントし、その後デクリメントされたアドレスで指定さ
れる位置からデータを読出す。
には、スタックポインタのアドレスを“１゛たけデクリ
メントし、その後デクリメントされたアドレスで指定さ
れる位置からデータを読出す。
このようにしてスタックメモリのＰＵＳＨ及びＰＯＰが
行なわれるので、ＲＡＭのアクセスを開始する時には、
読出し動作（Ｐ ＯＰ）を行なうのか、あるいは書込み
動作（ＰＵＳＨ）を行なうのかが確定している必要があ
る。すなわち、従来のスタックメモリにあっては、ＰＵ
ＳＨ／ＰＯＰが確定した後、ＲＡＭのアクセス動作が開
始されていた。このため、従来のスタックメモリを使用
したシステムにあっては、処理速度が低下する場合があ
った。
行なわれるので、ＲＡＭのアクセスを開始する時には、
読出し動作（Ｐ ＯＰ）を行なうのか、あるいは書込み
動作（ＰＵＳＨ）を行なうのかが確定している必要があ
る。すなわち、従来のスタックメモリにあっては、ＰＵ
ＳＨ／ＰＯＰが確定した後、ＲＡＭのアクセス動作が開
始されていた。このため、従来のスタックメモリを使用
したシステムにあっては、処理速度が低下する場合があ
った。
例えば、・処理途中のデータを一時的にスタックメモリ
に保持しておき、保持されたデータを後に読出して使用
するといった動作を必要とする再帰的なアリゴリズムに
あっては、データ操作の結果を判定した後、判定結果に
したがって、途中のデータをスタックメモリにＰＵＳＨ
するか、あるいはスタックメモリからデータをＰＯＰす
るかのいずれかを行なう場合かある。
に保持しておき、保持されたデータを後に読出して使用
するといった動作を必要とする再帰的なアリゴリズムに
あっては、データ操作の結果を判定した後、判定結果に
したがって、途中のデータをスタックメモリにＰＵＳＨ
するか、あるいはスタックメモリからデータをＰＯＰす
るかのいずれかを行なう場合かある。
このような場合に、従来のスタックメモリを使用すると
、データ操作の判定結果か得られるまで、スタックメモ
リのアクセス動作を開始できないため、全体的な処理速
度かスタックメモリのアクセスによって遅くなっていた
。
、データ操作の判定結果か得られるまで、スタックメモ
リのアクセス動作を開始できないため、全体的な処理速
度かスタックメモリのアクセスによって遅くなっていた
。
（発明が解決しようとする課題）
以上説明したように、従来のスタックメモリにあって・
は、ＰＵＳＨあるいはＰＯＰが決定された後にアクセス
動作か開始されるようになっていた。このため、スタッ
クメモリを使用する動作を含む処理の処理速度が低下す
るといった不具合を招いていた。
は、ＰＵＳＨあるいはＰＯＰが決定された後にアクセス
動作か開始されるようになっていた。このため、スタッ
クメモリを使用する動作を含む処理の処理速度が低下す
るといった不具合を招いていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、ＰＵＳＨあるいはＰｏＰの
確定前にアクセス動作が可能なスタックメモリを提供し
、このスタックメモリを使用したシステムにおける処理
速度を向上させることにある。
、その目的とするところは、ＰＵＳＨあるいはＰｏＰの
確定前にアクセス動作が可能なスタックメモリを提供し
、このスタックメモリを使用したシステムにおける処理
速度を向上させることにある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、請求項１記載の発明は、読
出し動作あるいは書込み動作が決定された後、決定され
た動作に応じて次に設定されるアドレスが更新されるス
タックポインタと、読出し動作あるいは書込み動作決定
前の前記スタックポインタのアドレスにデータを書込む
と同時に読出し動作あるいは書込み動作決定前の前記ス
タックポインタのアドレスから１を引いたアドレスがら
データを読出す２ポートＲＡＭとから構成される。
出し動作あるいは書込み動作が決定された後、決定され
た動作に応じて次に設定されるアドレスが更新されるス
タックポインタと、読出し動作あるいは書込み動作決定
前の前記スタックポインタのアドレスにデータを書込む
と同時に読出し動作あるいは書込み動作決定前の前記ス
タックポインタのアドレスから１を引いたアドレスがら
データを読出す２ポートＲＡＭとから構成される。
一方、上記目的を達成するために、請求項２記載の発明
は、読出し動作あるいは書込み動作が決定された後、決
定された動作に応して次に設定されるアドレスか更新さ
れるスタックポインタと、データを指定するアドレスの
うち偶数アドレスに対応するデータか入出力される偶数
バンク及び奇数アドレスに対応するデータが人出力され
る奇数バンクを備え、読出し動作あるいは書込み動作決
定前の前記スタックポインタのアドレスか偶数あるいは
奇数かに応して、前記偶数ハングからブタを読出すと同
時に前記奇数バンクにデータを書込むか、あるいは、前
記偶数バンクにデータを書込むと同時に前記奇数バンク
からデータを読出すＲＡＭとから構成される。
は、読出し動作あるいは書込み動作が決定された後、決
定された動作に応して次に設定されるアドレスか更新さ
れるスタックポインタと、データを指定するアドレスの
うち偶数アドレスに対応するデータか入出力される偶数
バンク及び奇数アドレスに対応するデータが人出力され
る奇数バンクを備え、読出し動作あるいは書込み動作決
定前の前記スタックポインタのアドレスか偶数あるいは
奇数かに応して、前記偶数ハングからブタを読出すと同
時に前記奇数バンクにデータを書込むか、あるいは、前
記偶数バンクにデータを書込むと同時に前記奇数バンク
からデータを読出すＲＡＭとから構成される。
（作用）
上記構成において、発明は、読出し動作（ＰＯＰ）と書
込み動作（Ｐ Ｕ Ｓ Ｈ）を同時に開始して並行して
行ない、読出し動作あるいは書込み動作が確定した後、
スタックポインタのアドレスを更新するようにしている
。
込み動作（Ｐ Ｕ Ｓ Ｈ）を同時に開始して並行して
行ない、読出し動作あるいは書込み動作が確定した後、
スタックポインタのアドレスを更新するようにしている
。
（実施例）
以下、図面を用いて発明の、実施例を説明する。
第１図は請求項１記載の発明の一実施例に係わるスタッ
クメモリの構成を示すブロック図である。
クメモリの構成を示すブロック図である。
ここで、スタックメモリは、次に示す２つの特徴を有し
ている。
ている。
第１の特徴は低位のアドレスから、高位のアドレスへ順
にデータが格納保持されるタイプのスタックメモリにあ
っては、有効なデータは低位のアドレスからスタックポ
インタか指示するアドレスから“１′を引いたアドレス
までの領域に格納保持されており、スタックポインタか
指示するアドレス以上の領域の内容は無効データとなる
。
にデータが格納保持されるタイプのスタックメモリにあ
っては、有効なデータは低位のアドレスからスタックポ
インタか指示するアドレスから“１′を引いたアドレス
までの領域に格納保持されており、スタックポインタか
指示するアドレス以上の領域の内容は無効データとなる
。
この第１の特徴からは、もし仮に誤ってＰＵＳＨを行な
ってしまっても、スタックポインタの値が更新されなけ
れば、ＰＵＳＨされたデータは無効となり、このＰＵＳ
Ｈ動作は無効なものとなる。
ってしまっても、スタックポインタの値が更新されなけ
れば、ＰＵＳＨされたデータは無効となり、このＰＵＳ
Ｈ動作は無効なものとなる。
一方、第２の特徴は、ＰＵＳＨ／ＰＯＰするデータのア
ドレスは、必ず異なるアドレスとなり、しかも常に“１
″だけ異なった偶数のアドレスと奇数のアドレスになる
。
ドレスは、必ず異なるアドレスとなり、しかも常に“１
″だけ異なった偶数のアドレスと奇数のアドレスになる
。
このような２つの特徴を利用して、この発明のスタック
メモリては、ＰＵＳＨ／ＰＯＰか確定する前にＰＵＳＨ
とＰＯＰを同時に実行開始し、ＰＵＳＨ／ＰＯＰか確定
した後、スタックポインタの値を更新するようにしてい
る。
メモリては、ＰＵＳＨ／ＰＯＰか確定する前にＰＵＳＨ
とＰＯＰを同時に実行開始し、ＰＵＳＨ／ＰＯＰか確定
した後、スタックポインタの値を更新するようにしてい
る。
このことを可能にするために、第１図に示す実施例では
、スタックメモリを構成するメモリに２ポートのＲＡＭ
を用いて、ＰＵＳＨとＰＯＰを同時に行なうようにして
いる。
、スタックメモリを構成するメモリに２ポートのＲＡＭ
を用いて、ＰＵＳＨとＰＯＰを同時に行なうようにして
いる。
第１図において、スタックメモリは、２ボートのＲＡＭ
Ｉとスタックポインタ２及びインクリメンタ／デクリメ
ンタ３を備えて構成されている。
Ｉとスタックポインタ２及びインクリメンタ／デクリメ
ンタ３を備えて構成されている。
ＲＡＭＩは、第１のポートをＰＵＳＨ（書込み）専用の
ポートとしており、ＰＵＳＨするデータが第１のポート
のＤｌに与えられ、与えられたデータがＰＵＳＨされる
アドレスが第１のポートのＡ１に与えられる。また、Ｒ
ＡＭＩは、第２のポートをＰＯＰ （読出し）専用のポ
ルトとしており、ＰＯＰするデータが第２のポートのＤ
２から出力され、ＰＯＰされるデータのアドレスが第２
のポートのＡ２に与えられる。
ポートとしており、ＰＵＳＨするデータが第１のポート
のＤｌに与えられ、与えられたデータがＰＵＳＨされる
アドレスが第１のポートのＡ１に与えられる。また、Ｒ
ＡＭＩは、第２のポートをＰＯＰ （読出し）専用のポ
ルトとしており、ＰＯＰするデータが第２のポートのＤ
２から出力され、ＰＯＰされるデータのアドレスが第２
のポートのＡ２に与えられる。
スタックポインタ２は、ＲＡＭＩにおいて次にデータが
ＰＵＳＨされるアドレスを格納保持している。格納保持
されたアドレスは、ＲＡＭＩにおける第１のポートのＡ
１に与えられる。さらに、格納保持されたアドレスはイ
ンクリメンタ／デクリメンタ３に与えられる。
ＰＵＳＨされるアドレスを格納保持している。格納保持
されたアドレスは、ＲＡＭＩにおける第１のポートのＡ
１に与えられる。さらに、格納保持されたアドレスはイ
ンクリメンタ／デクリメンタ３に与えられる。
インクリメンタ／デクリメンタ３は、スタックポインタ
２から与えられるアドレスを、“１”だけインクリメン
トするか、あるいは“１”だけデクリメントする。イン
クリメンタ／デクリメンタ３は、インクリメントしたア
ドレスあるいはデクリメントしたアドレスをスタックポ
インタ２に与える。また、デクリメントされたアドレス
は、ＲＡＭＩにおける第２のポートのＡ２に与えられる
。
２から与えられるアドレスを、“１”だけインクリメン
トするか、あるいは“１”だけデクリメントする。イン
クリメンタ／デクリメンタ３は、インクリメントしたア
ドレスあるいはデクリメントしたアドレスをスタックポ
インタ２に与える。また、デクリメントされたアドレス
は、ＲＡＭＩにおける第２のポートのＡ２に与えられる
。
このような構成においては、ＰＵＳＨ／ＰＯＰが確定さ
れる前にスタックメモリのアクセス動作が開始される。
れる前にスタックメモリのアクセス動作が開始される。
アクセス動作が開始されると、スタックポインタ２から
アドレス（Ｎ）がＲＡＭＩのＡ１に与えられて、このア
ドレス（Ｎ）にＤｌから与えられたデータがＲＡＭＩに
書きこまれる。
アドレス（Ｎ）がＲＡＭＩのＡ１に与えられて、このア
ドレス（Ｎ）にＤｌから与えられたデータがＲＡＭＩに
書きこまれる。
このようなＰＵＳＨ動作と同時に、スタックポインタ２
のアドレス（Ｎ）がインクリメンタ／デクリメンタ３に
与えられて、“１”たけデクリメントされ、デクリメン
トされたアドレス（Ｎ −１，）７５＜ ＲＡ Ｍ １
のＡ２に与えられ、このアドレス（Ｎ−１）に格納保持
されていたデータがＲＡＭＩのＤ２からＰＯＰデータと
して読出される。
のアドレス（Ｎ）がインクリメンタ／デクリメンタ３に
与えられて、“１”たけデクリメントされ、デクリメン
トされたアドレス（Ｎ −１，）７５＜ ＲＡ Ｍ １
のＡ２に与えられ、このアドレス（Ｎ−１）に格納保持
されていたデータがＲＡＭＩのＤ２からＰＯＰデータと
して読出される。
このようにして、ＰＵＳＨとＰＯＰが同時に開始されて
、ＰＵＳＨあるいはＰＯＰが確定されると、スタックポ
インタ２のアドレス（Ｎ）が更新される。すなわち、Ｐ
ＵＳＨの場合には、スタックポインタ２のアドレス（Ｎ
）がインクリメンタ３に与えられて、“１゛だけインク
リメントされ、インクリメントされたアドレス（Ｎ＋１
ンがスタックポインタ２に与えられて、次のアクセス動
作のアドレスとして格納保持される。これにより、アド
レスＮにデータを書き込んだＰＵＳＨ動作が有効となる
。
、ＰＵＳＨあるいはＰＯＰが確定されると、スタックポ
インタ２のアドレス（Ｎ）が更新される。すなわち、Ｐ
ＵＳＨの場合には、スタックポインタ２のアドレス（Ｎ
）がインクリメンタ３に与えられて、“１゛だけインク
リメントされ、インクリメントされたアドレス（Ｎ＋１
ンがスタックポインタ２に与えられて、次のアクセス動
作のアドレスとして格納保持される。これにより、アド
レスＮにデータを書き込んだＰＵＳＨ動作が有効となる
。
一方、ＰＯＰの場合には、ＰＯＰの際のアドレス（Ｎ−
１）がインクリメンタ／デクリメンタ３からスタックポ
インタ２に与えられて、次のアクセス動作のアドレスと
して格納保持される。これにより、アドレスＮにデータ
を書き込んたＰＵＳＨ動作は無効となり、アドレス（Ｎ
−１）からデータを読み出したＰＯＰ動作が有効となる
。
１）がインクリメンタ／デクリメンタ３からスタックポ
インタ２に与えられて、次のアクセス動作のアドレスと
して格納保持される。これにより、アドレスＮにデータ
を書き込んたＰＵＳＨ動作は無効となり、アドレス（Ｎ
−１）からデータを読み出したＰＯＰ動作が有効となる
。
このように、スタックメモリに２ポ一トＲＡＭを用いる
ことによって、ＰＵＳＨあるいはＰＯＰが確定する前に
スタックメモリのアクセス動作を開始することが可能と
なる。
ことによって、ＰＵＳＨあるいはＰＯＰが確定する前に
スタックメモリのアクセス動作を開始することが可能と
なる。
次に、請求項２記載の発明の一実施例を説明する。
第２図は請求項２記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図である。同図に示す実施例は、
データが入出力されるＲＡＭを２つのブロックに分割し
たバンク方式で構成し、前述したスタックメモリにおけ
る第２の特徴を特に利用して、ＰＵＳＨ及びＰＯＰを同
時に開始実行することを可能にしたものである。
クメモリの構成を示す図である。同図に示す実施例は、
データが入出力されるＲＡＭを２つのブロックに分割し
たバンク方式で構成し、前述したスタックメモリにおけ
る第２の特徴を特に利用して、ＰＵＳＨ及びＰＯＰを同
時に開始実行することを可能にしたものである。
第２図において、スタックメモリは、ＲＡＭ５、スタッ
クポインタ６、インクリメンタ／デクリメンタ７、加算
器８及びセレクタ９を備えて構成されている。
クポインタ６、インクリメンタ／デクリメンタ７、加算
器８及びセレクタ９を備えて構成されている。
ＲＡＭ５は、１ポートのＲＡＭであり、入出力端子はそ
れぞれ別々になっている。なお、入出力端子か共通であ
ってもかまわない。ＲＡ Ｍ ５は、偶バンク１０と奇
バンク１１とから構成されており、それぞれのバンクに
は共通にＰＵＳＨするデータが与えられ、それぞれのバ
ンクからそれぞれ独立してデータが読出されるように構
成されている。
れぞれ別々になっている。なお、入出力端子か共通であ
ってもかまわない。ＲＡ Ｍ ５は、偶バンク１０と奇
バンク１１とから構成されており、それぞれのバンクに
は共通にＰＵＳＨするデータが与えられ、それぞれのバ
ンクからそれぞれ独立してデータが読出されるように構
成されている。
偶バンク１０は、スタックメモリの全体としてのアドレ
スのうち偶数アドレスが割付けられており、偶数アドレ
スに対応したデータの入出力が行なわれる。
スのうち偶数アドレスが割付けられており、偶数アドレ
スに対応したデータの入出力が行なわれる。
一方、奇バンク１１は、スタックメモリの全体としての
アドレスのうち奇数アドレスか割付けられており、奇数
アドレスに対応したデータの入出力が行なわれる。
アドレスのうち奇数アドレスか割付けられており、奇数
アドレスに対応したデータの入出力が行なわれる。
したかって、偶バンク１０のアドレスｐは、スタックメ
モリの全体としてのアドレス（２ｐ）に対応し、奇バン
ク１１のアドレスｑは、スタックメモリの全体としての
アドレス（２ｑ＋１）に対応する。このような偶バンク
１０及び奇バンク１１は、スタックメモリ全体としての
アドレス、すなわちスタックポインタ６の指示するアド
レスが偶数の場合は、偶バンク１０がＰＯＰされ、奇バ
ンク１１がＰＵＳＨされる。一方、スタックポインタ６
の指示するアドレスが奇数の場合には、偶バンク１０が
ＰＵＳＨされ、奇バンク１１がｐ。
モリの全体としてのアドレス（２ｐ）に対応し、奇バン
ク１１のアドレスｑは、スタックメモリの全体としての
アドレス（２ｑ＋１）に対応する。このような偶バンク
１０及び奇バンク１１は、スタックメモリ全体としての
アドレス、すなわちスタックポインタ６の指示するアド
レスが偶数の場合は、偶バンク１０がＰＯＰされ、奇バ
ンク１１がＰＵＳＨされる。一方、スタックポインタ６
の指示するアドレスが奇数の場合には、偶バンク１０が
ＰＵＳＨされ、奇バンク１１がｐ。
Ｐされる。
スタックポインタ６は、スタックメモリ全体としてのア
ドレスを格納保持するものであり、Ｐ。
ドレスを格納保持するものであり、Ｐ。
Ｐするデータを指示するアドレスを格納保持している。
このため、ＰＵＳＨするデータを指示するアドレスは、
スタックポインタ６のアドレスをＳＰとすると、（ＳＰ
＋１）となる。
スタックポインタ６のアドレスをＳＰとすると、（ＳＰ
＋１）となる。
スタックポインタ６は、そのアドレスが偶数（２「）で
ある場合は、ＰＯＰされるデータは偶バンクｌＯのｒ番
地となり、ＰＵＳＨされるデータは奇バンク１１のｒ番
地となる。一方、スタックポインタ６は、そのアドレス
が奇数（２ｒ＋１）である場合には、ＰＯＰされるデー
タは奇バンク１１のｒ番地となり、ＰＵＳＨされるデー
タは偶バンクの（ｒ＋１）番地となる。
ある場合は、ＰＯＰされるデータは偶バンクｌＯのｒ番
地となり、ＰＵＳＨされるデータは奇バンク１１のｒ番
地となる。一方、スタックポインタ６は、そのアドレス
が奇数（２ｒ＋１）である場合には、ＰＯＰされるデー
タは奇バンク１１のｒ番地となり、ＰＵＳＨされるデー
タは偶バンクの（ｒ＋１）番地となる。
したがって、奇バンク１１には、スタックポインタ６の
アドレスが偶数（２「）あるいは奇数（２ｒ＋１）であ
っても、上述したｒ番地のアドレスが与えられるように
すればよい。ここで、ｒ番地はスタックポインタ６のア
ドレス（Ｓ Ｐ）の１／２の値となる。これにより、ス
タックポインタ６のアドレスの全ビットのうち最下位ビ
ット（ＳＰＬ）を除いたビット列のアドレス（ＳＰＭ）
は、全ビットのアドレスの１／２となるので、スタック
ポインタ６のアドレスの最下位ビットを除いたアドレス
（ＳＰＭ）が奇バンク１１に与えられる。
アドレスが偶数（２「）あるいは奇数（２ｒ＋１）であ
っても、上述したｒ番地のアドレスが与えられるように
すればよい。ここで、ｒ番地はスタックポインタ６のア
ドレス（Ｓ Ｐ）の１／２の値となる。これにより、ス
タックポインタ６のアドレスの全ビットのうち最下位ビ
ット（ＳＰＬ）を除いたビット列のアドレス（ＳＰＭ）
は、全ビットのアドレスの１／２となるので、スタック
ポインタ６のアドレスの最下位ビットを除いたアドレス
（ＳＰＭ）が奇バンク１１に与えられる。
一方、偶バンク１０では、スタックポインタ６のアドレ
スが偶数（２ｒ）の場合は１番目のアドレス、奇数（２
ｒ ＋ １）の場合には（ｒ＋１）番地のアドレスか与
えられるようにすればよい。これを実現するために、ス
タックポインタ６のアドレスから最下位ビット（ＳＰＬ
）を除いたアドレス（Ｓ ＰＭ）に最下位ビット（ＳＰ
Ｌ）を加算器８によって加え、その値をアドレスとして
偶バンク１０に与えればよい。
スが偶数（２ｒ）の場合は１番目のアドレス、奇数（２
ｒ ＋ １）の場合には（ｒ＋１）番地のアドレスか与
えられるようにすればよい。これを実現するために、ス
タックポインタ６のアドレスから最下位ビット（ＳＰＬ
）を除いたアドレス（Ｓ ＰＭ）に最下位ビット（ＳＰ
Ｌ）を加算器８によって加え、その値をアドレスとして
偶バンク１０に与えればよい。
このような操作にあって、スタックポインタ６のアドレ
スが偶数（２ｒ）の場合は、最下位ビット（ＳＰＬ）は
“０”となるため、アドレス（ＳＰＭ）と最下位ビット
（ＳＰＬ）の加算結果（ＳＰ Ｍ＋ Ｓ Ｐ Ｌ）は
ｒ となり、この加算結果かアドレスのｒ番地として偶
バンク１０に与えられる。一方、スタックポインタ６の
アドレスが奇数（２ｒ＋１）の場合には、最下位ビット
（ＳＰＬ）は“１”となるので、アドレス（ＳＰＭ）と
最下位ビット（ＳＰＬ）の加算結果（ＳＰＭ＋ＳＰ、）
は、 ｒ＋１“となり、この加算結果がアドレスの（
ｒ＋１）番地として偶バンク１０に与えられる。
スが偶数（２ｒ）の場合は、最下位ビット（ＳＰＬ）は
“０”となるため、アドレス（ＳＰＭ）と最下位ビット
（ＳＰＬ）の加算結果（ＳＰ Ｍ＋ Ｓ Ｐ Ｌ）は
ｒ となり、この加算結果かアドレスのｒ番地として偶
バンク１０に与えられる。一方、スタックポインタ６の
アドレスが奇数（２ｒ＋１）の場合には、最下位ビット
（ＳＰＬ）は“１”となるので、アドレス（ＳＰＭ）と
最下位ビット（ＳＰＬ）の加算結果（ＳＰＭ＋ＳＰ、）
は、 ｒ＋１“となり、この加算結果がアドレスの（
ｒ＋１）番地として偶バンク１０に与えられる。
また、スタックポインタ６は、そのアドレスの最下位ビ
ット（ＳＰＬ）か偶バンク１０及びセレクタ９に、最下
位ビットを反転した反転最下位ビット（ＳＰＬ）か奇バ
ンク１１に与えられる。偶バンク１０、奇バンク１１及
びセレクタ９は、与えられる最下位ビット（ＳＰＬ）の
値に基づいて、スタックポインタ６のアドレスが偶数で
あるか奇数であるかを判別して、判別結果に応してそれ
ぞれ対応する動作が行なわれる。
ット（ＳＰＬ）か偶バンク１０及びセレクタ９に、最下
位ビットを反転した反転最下位ビット（ＳＰＬ）か奇バ
ンク１１に与えられる。偶バンク１０、奇バンク１１及
びセレクタ９は、与えられる最下位ビット（ＳＰＬ）の
値に基づいて、スタックポインタ６のアドレスが偶数で
あるか奇数であるかを判別して、判別結果に応してそれ
ぞれ対応する動作が行なわれる。
インクリメンタ／デクリメンタ７は、スタックポインタ
６のアドレスを“１″だけインクリメントするか、ある
いは“１”だけデクリメントして、インクリメントある
いはデクリメントしたアドレスをスタックポインタ６に
与える。これにより、インクリメンタ／デクリメンタ７
は、前述した実施例と同様に、スタックポインタ６とと
もにアップダウンカウンタを構成している。
６のアドレスを“１″だけインクリメントするか、ある
いは“１”だけデクリメントして、インクリメントある
いはデクリメントしたアドレスをスタックポインタ６に
与える。これにより、インクリメンタ／デクリメンタ７
は、前述した実施例と同様に、スタックポインタ６とと
もにアップダウンカウンタを構成している。
セレクタ９は、偶バンク１０から読出されたデータと奇
バンク１１から読出されたデータを、スタックポインタ
６から与えられる最下位ビット（ＳＰＬ）の値に基づい
て選択し、選択したデータをスタックメモリのＰＯＰデ
ータとしている。
バンク１１から読出されたデータを、スタックポインタ
６から与えられる最下位ビット（ＳＰＬ）の値に基づい
て選択し、選択したデータをスタックメモリのＰＯＰデ
ータとしている。
セレクタ９は、スタックポインタ６のアドレスが偶数で
最下位ビット（ＳＰｔ）の値が“０”の場合には、偶バ
ンク１０から読出されたデータを選択し、スタックポイ
ンタ６のアドレスが奇数で最下位ビット（ＳＰＬ）の値
が“１”の場合には、奇バンク１１から読出されたデー
タを選択する。
最下位ビット（ＳＰｔ）の値が“０”の場合には、偶バ
ンク１０から読出されたデータを選択し、スタックポイ
ンタ６のアドレスが奇数で最下位ビット（ＳＰＬ）の値
が“１”の場合には、奇バンク１１から読出されたデー
タを選択する。
このような構成において、スタックポインタ６のアドレ
スが偶数（２「）の場合は、アクセス動作のアドレスと
して、偶バンク１０には加算器８の出力としてアドレス
（ＳＰＭ）のｒ番地が与えられ、奇バンク１１にはスタ
ックポインタ６のアドレスから最下位ビットを除いたア
ドレス（ＳＰＭ）のｒ番地が与えられる。ｓｐＬ、ＳＰ
Ｌ即ち“φ”、“１”が偶奇それぞれのバンクにＲＷ制
御信号として与えられ、偶バンクが読み出し、奇バンク
が書き込みであることを指示する。
スが偶数（２「）の場合は、アクセス動作のアドレスと
して、偶バンク１０には加算器８の出力としてアドレス
（ＳＰＭ）のｒ番地が与えられ、奇バンク１１にはスタ
ックポインタ６のアドレスから最下位ビットを除いたア
ドレス（ＳＰＭ）のｒ番地が与えられる。ｓｐＬ、ＳＰ
Ｌ即ち“φ”、“１”が偶奇それぞれのバンクにＲＷ制
御信号として与えられ、偶バンクが読み出し、奇バンク
が書き込みであることを指示する。
これにより、偶バンク１０では与えられたアドレス（ｒ
番地）からデータが読出され、奇バンク１１では与えら
れたアドレス（ｒ番地）に外部から与えられたＰＵＳＨ
データが書き込まれる。偶バンク１０から読出されたデ
ータはセレクタ９により選択され、スタックメモリのＰ
ＯＰデータとして出力される。
番地）からデータが読出され、奇バンク１１では与えら
れたアドレス（ｒ番地）に外部から与えられたＰＵＳＨ
データが書き込まれる。偶バンク１０から読出されたデ
ータはセレクタ９により選択され、スタックメモリのＰ
ＯＰデータとして出力される。
このような動作は、偶バンクｌＯと奇バンク１１を１つ
のＲＡＭ５として見た場合に、スタックメモリ全体とし
てのアドレス（２ｒ）からデータをｐｏｐｔ、て、スタ
ックメモリ全体としてのアドレス（２ｒ＋１）にデータ
をＰＵＳＨしたことと等価となり、スタックポインタ６
のアドレスで指示されるデータのＰＯＰと、そのアドレ
スに“１”を加えたアドレスへのデータのＰＵＳＨを同
時に実行したことになる。
のＲＡＭ５として見た場合に、スタックメモリ全体とし
てのアドレス（２ｒ）からデータをｐｏｐｔ、て、スタ
ックメモリ全体としてのアドレス（２ｒ＋１）にデータ
をＰＵＳＨしたことと等価となり、スタックポインタ６
のアドレスで指示されるデータのＰＯＰと、そのアドレ
スに“１”を加えたアドレスへのデータのＰＵＳＨを同
時に実行したことになる。
このようなアクセス動作が開始された後、ＰＵＳＨある
いはＰＯＰが確定すると、スタックポインタ６のアドレ
スが更新される。すなわち、アクセス動作がＰＵＳＨの
場合は、スタックポインタ６のアドレスはインクリメン
タ／デクリメンタ７によって“ｌ”だけインクリメント
されて、インクリメントされたアドレスがスタックポイ
ンタ６に格納保持され、ＰＵＳＨ動作か有効となる。
いはＰＯＰが確定すると、スタックポインタ６のアドレ
スが更新される。すなわち、アクセス動作がＰＵＳＨの
場合は、スタックポインタ６のアドレスはインクリメン
タ／デクリメンタ７によって“ｌ”だけインクリメント
されて、インクリメントされたアドレスがスタックポイ
ンタ６に格納保持され、ＰＵＳＨ動作か有効となる。
力、アクセス動作かＰＯＰの場合には、スタ・ツクポイ
ンタ６のアドレスはインクリメンタ／デクリメンタ７に
よって１”だけデクリメントされて、デクリメントされ
たアドレスがスタックポインタ６に格納保持され、ＰＯ
Ｐ動作が有効となる。
ンタ６のアドレスはインクリメンタ／デクリメンタ７に
よって１”だけデクリメントされて、デクリメントされ
たアドレスがスタックポインタ６に格納保持され、ＰＯ
Ｐ動作が有効となる。
次に、スタックポインタ６のアドレスが奇数（２ｒ＋１
）の場合には、アクセス動作のアドレスとして、偶バン
ク１０には加算器８の出力としてアドレス（ＳＰＭ＋１
）の（ｒ＋ｌ）番地が与えられ、奇バンク１１にはスタ
ックポインタ６のアドレスから最下位ビットを除いたア
ドレス（ＳＰＭ）のｒ番地が与えられる。ＳＰＬ、ＳＰ
Ｌ即ち“１“φ“が偶奇それぞれのバンクにＲＷ制御信
号として与えられ、偶バンクが書き込み、奇バンクが読
み出しであることを指示する。
）の場合には、アクセス動作のアドレスとして、偶バン
ク１０には加算器８の出力としてアドレス（ＳＰＭ＋１
）の（ｒ＋ｌ）番地が与えられ、奇バンク１１にはスタ
ックポインタ６のアドレスから最下位ビットを除いたア
ドレス（ＳＰＭ）のｒ番地が与えられる。ＳＰＬ、ＳＰ
Ｌ即ち“１“φ“が偶奇それぞれのバンクにＲＷ制御信
号として与えられ、偶バンクが書き込み、奇バンクが読
み出しであることを指示する。
これにより、偶バンク１０ては与えられたアドレス（ｒ
＋１番地）に外部から与えられたＰＵＳＨデータがＰＵ
ＳＨされ、奇バンク１１ては与えられたアドレス（ｒ番
地）からデータが読出される。奇バンク１１から読出さ
れたデータはセレクタ９によって選択され、スタックメ
モリのＰＯＰデータとして出力される。
＋１番地）に外部から与えられたＰＵＳＨデータがＰＵ
ＳＨされ、奇バンク１１ては与えられたアドレス（ｒ番
地）からデータが読出される。奇バンク１１から読出さ
れたデータはセレクタ９によって選択され、スタックメ
モリのＰＯＰデータとして出力される。
このような動作は、偶バンク１０と奇バンク］１を１つ
のＲＡＭ５として見た場合に、スタックメモリ全体とし
てのアドレス（２ｒ＋１）からデータをＰＯＰ して、
スタックメモリ全体としてのアドレス（２ｒ＋２）にデ
ータをＰＵＳＨしたことと等価となり、スタックポイン
タ６のアドレスで指示されるデータのＰＯＰと、そのア
ドレスに１″を加えたアドレスへのデータのＰＵＳＨを
同時に実行したことになる。
のＲＡＭ５として見た場合に、スタックメモリ全体とし
てのアドレス（２ｒ＋１）からデータをＰＯＰ して、
スタックメモリ全体としてのアドレス（２ｒ＋２）にデ
ータをＰＵＳＨしたことと等価となり、スタックポイン
タ６のアドレスで指示されるデータのＰＯＰと、そのア
ドレスに１″を加えたアドレスへのデータのＰＵＳＨを
同時に実行したことになる。
このようなアクセス動作が開始された後、ＰＵＳＨある
いはＰＯＰか確定すると、スタックポインタ６のアドレ
スが偶数である場合と同様にしてスタックポインタ６の
アドレスが更新される。
いはＰＯＰか確定すると、スタックポインタ６のアドレ
スが偶数である場合と同様にしてスタックポインタ６の
アドレスが更新される。
したがって、このような構成にあっても、ＰＵＳＨ動作
とＰＯＰ動作を同時に開始することか可能となり、両動
作の確定後に確定した動作を有効動作とすることができ
るようになる。
とＰＯＰ動作を同時に開始することか可能となり、両動
作の確定後に確定した動作を有効動作とすることができ
るようになる。
次に、このようなスタックメモリを、システムに組み入
れ、再帰的なアルゴリズムを実行する場合について説明
する。
れ、再帰的なアルゴリズムを実行する場合について説明
する。
再帰的なアルゴリズムが例えば第３図に示すように、ス
タックメモリ１２とデータ操作／判定装置１３とて構成
された場合に、データ操作／判定装置１３でデータの操
作と、スタックメモリ１２の次の操作の決定が並行して
行なわれたとしても、従来のスタックメモリにあっては
、スタックメモリ１２の操作が決定されるまでは、スタ
ックメモリ１２のアクセス動作を開始することはできな
かった。このため、第４図のタイミングチャートに示す
ように、スタックメモリ操作の決定とスタックメモリの
実際の操作とがシリアルな処理となり、１回のスタック
メモリの操作にかかる時間は、両者に必要な時間の和と
なる。
タックメモリ１２とデータ操作／判定装置１３とて構成
された場合に、データ操作／判定装置１３でデータの操
作と、スタックメモリ１２の次の操作の決定が並行して
行なわれたとしても、従来のスタックメモリにあっては
、スタックメモリ１２の操作が決定されるまでは、スタ
ックメモリ１２のアクセス動作を開始することはできな
かった。このため、第４図のタイミングチャートに示す
ように、スタックメモリ操作の決定とスタックメモリの
実際の操作とがシリアルな処理となり、１回のスタック
メモリの操作にかかる時間は、両者に必要な時間の和と
なる。
これに対して、上述した発明における実施例にあっては
、データ操作の直後にスタックメモリの操作に入ること
が可能となり、ＰＵＳＨ／ＰＯＰはスタックメモリの操
作が終了するまでに確定していればよい。このため、第
５図に示すように、データ操作及びスタックメモリ操作
判定と、スタックメモリの実際の操作とを同時に並行し
て行なうことが可能となり、１回のスタックメモリの操
作にかかる時間は、両者のうちの長い方の時間で済むこ
とになる。したかって、この発明によるスタックメモリ
を用いることによって、最大で２倍の処理速度の向上か
得られるようになる。
、データ操作の直後にスタックメモリの操作に入ること
が可能となり、ＰＵＳＨ／ＰＯＰはスタックメモリの操
作が終了するまでに確定していればよい。このため、第
５図に示すように、データ操作及びスタックメモリ操作
判定と、スタックメモリの実際の操作とを同時に並行し
て行なうことが可能となり、１回のスタックメモリの操
作にかかる時間は、両者のうちの長い方の時間で済むこ
とになる。したかって、この発明によるスタックメモリ
を用いることによって、最大で２倍の処理速度の向上か
得られるようになる。
なお、この発明は、上記実施例に限定されることはなく
、例えばデータを高位のアドレスから低位のアドレスへ
と順次格納するようにしてもよい。
、例えばデータを高位のアドレスから低位のアドレスへ
と順次格納するようにしてもよい。
また、スタックメモリにおけるデータが人出力される領
域が、他のメモリにおける一部のアドレス領域であって
もよい。
域が、他のメモリにおける一部のアドレス領域であって
もよい。
［発明の効果］
以上説明したように、発明によれば、読出し動作（ＰＯ
Ｐ）と書込み動作（ＰＵＳＨ）を同時に開始して並行し
て行ない、読出し動作あるいは書込み動作が確定した後
、スタックポインタのアドレスを更新するようにしたの
で、読出し動作あるいは書込み動作か確定する前に読出
し動作と書込み動作をともに行なっても、両動作のうち
確定した動作を有効とすることかできる。この結果、読
出し動作あるいは書込み動作が確定する前にアクセス動
作が可能なスタックメモリを提供することができるよう
になり、このスタックメモリを使用したシステムの処理
速度を向上させることができるようになる。
Ｐ）と書込み動作（ＰＵＳＨ）を同時に開始して並行し
て行ない、読出し動作あるいは書込み動作が確定した後
、スタックポインタのアドレスを更新するようにしたの
で、読出し動作あるいは書込み動作か確定する前に読出
し動作と書込み動作をともに行なっても、両動作のうち
確定した動作を有効とすることかできる。この結果、読
出し動作あるいは書込み動作が確定する前にアクセス動
作が可能なスタックメモリを提供することができるよう
になり、このスタックメモリを使用したシステムの処理
速度を向上させることができるようになる。
第１図は請求項１記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図、 第２図は請求項２記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図、 第３図はスタックメモリを用いた再帰的アルゴリズムを
実現するための構成を示す図、第４図は従来のスタック
メモリを用いた処理のタイミングチャート、 第５図は発明のスタックメモリを用いた処理のタイミン
グチャートである。 １・・・２ポ一トＲＡＭ ２．６・・・スタックポインタ ３．７・・・ インクリメンタ／デクリメンタ５・・・
ＲＡＭ ８・・・加算器 ９・・・セレクタ １０・・・偶バンク １１・・・奇バンク
クメモリの構成を示す図、 第２図は請求項２記載の発明の一実施例に係わるスタッ
クメモリの構成を示す図、 第３図はスタックメモリを用いた再帰的アルゴリズムを
実現するための構成を示す図、第４図は従来のスタック
メモリを用いた処理のタイミングチャート、 第５図は発明のスタックメモリを用いた処理のタイミン
グチャートである。 １・・・２ポ一トＲＡＭ ２．６・・・スタックポインタ ３．７・・・ インクリメンタ／デクリメンタ５・・・
ＲＡＭ ８・・・加算器 ９・・・セレクタ １０・・・偶バンク １１・・・奇バンク
Claims (2)
- （１）読出し動作あるいは書込み動作が決定された後、
決定された動作に応じて次に設定されるアドレスが更新
されるスタックポインタと、 読出し動作あるいは書込み動作決定前の前記スタックポ
インタのアドレスにデータを書込むと同時に読出し動作
あるいは書込み動作決定前の前記スタックポインタのア
ドレスから１を引いたアドレスからデータを読出す２ポ
ートＲＡＭと を有することを特徴とするスタックメモリ。 - （２）読出し動作あるいは書込み動作が決定された後、
決定された動作に応じて次に設定されるアドレスが更新
されるスタックポインタと、 データを指定するアドレスのうち偶数アドレスに対応す
るデータが入出力される偶数バンク及び奇数アドレスに
対応するデータが入出力される奇数バンクを備え、読出
し動作あるいは書込み動作決定前の前記スタックポイン
タのアドレスが偶数あるいは奇数かに応じて、前記偶数
バンクからデータを読出すと同時に前記奇数バンクにデ
ータを書込むか、あるいは、前記偶数バンクにデータを
書込むと同時に前記奇数バンクからデータを読出すＲＡ
Ｍと を有することを特徴とするスタックメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189463A JPH0752576B2 (ja) | 1990-07-19 | 1990-07-19 | スタックメモリ |
| US07/731,764 US5287309A (en) | 1990-07-19 | 1991-07-18 | High-speed stack memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189463A JPH0752576B2 (ja) | 1990-07-19 | 1990-07-19 | スタックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476884A true JPH0476884A (ja) | 1992-03-11 |
| JPH0752576B2 JPH0752576B2 (ja) | 1995-06-05 |
Family
ID=16241694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189463A Expired - Fee Related JPH0752576B2 (ja) | 1990-07-19 | 1990-07-19 | スタックメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287309A (ja) |
| JP (1) | JPH0752576B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473271A (en) * | 1993-02-09 | 1995-12-05 | Dallas Semiconductor Corporation | Microprocessor output driver |
| US5958039A (en) * | 1997-10-28 | 1999-09-28 | Microchip Technology Incorporated | Master-slave latches and post increment/decrement operations |
| US6167047A (en) * | 1998-05-18 | 2000-12-26 | Solidum Systems Corp. | Packet classification state machine |
| US7028163B2 (en) * | 1998-06-22 | 2006-04-11 | Samsung Electronics, Co., Ltd. | Apparatus for controlling multi-word stack operations using a multi-bank stack in digital data processors |
| US6058467A (en) * | 1998-08-07 | 2000-05-02 | Dallas Semiconductor Corporation | Standard cell, 4-cycle, 8-bit microcontroller |
| US6345353B2 (en) * | 1999-07-20 | 2002-02-05 | Microchip Technology Incorporated | Stack pointer with post increment/decrement allowing selection from parallel read/write address outputs |
| US6654871B1 (en) | 1999-11-09 | 2003-11-25 | Motorola, Inc. | Device and a method for performing stack operations in a processing system |
| FR2845784B1 (fr) * | 2002-10-11 | 2005-01-14 | St Microelectronics Sa | Dispositif de memorisation de donnees de type lifo incorporant deux memoires a acces aleatoire |
| CN100367402C (zh) * | 2003-02-13 | 2008-02-06 | 明基电通股份有限公司 | 一种堆栈的指针产生器与指针产生的方法 |
| US7020747B2 (en) * | 2003-03-31 | 2006-03-28 | Intel Corporation | Dual-stack memory architecture and compiling method |
| US8793284B2 (en) | 2011-05-26 | 2014-07-29 | Laurie Dean Perrin | Electronic device with reversing stack data container and related methods |
| US20160381050A1 (en) | 2015-06-26 | 2016-12-29 | Intel Corporation | Processors, methods, systems, and instructions to protect shadow stacks |
| US10867031B2 (en) | 2015-07-23 | 2020-12-15 | Apple Inc. | Marking valid return targets |
| US10394556B2 (en) * | 2015-12-20 | 2019-08-27 | Intel Corporation | Hardware apparatuses and methods to switch shadow stack pointers |
| US10430580B2 (en) | 2016-02-04 | 2019-10-01 | Intel Corporation | Processor extensions to protect stacks during ring transitions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576193A (en) * | 1980-06-09 | 1982-01-13 | Toshiba Corp | Very low temperature container |
| JPS63129438A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | メモリ制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5042007A (en) * | 1990-02-26 | 1991-08-20 | Eastman Kodak Company | Apparatus for transposing digital data |
-
1990
- 1990-07-19 JP JP2189463A patent/JPH0752576B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-18 US US07/731,764 patent/US5287309A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576193A (en) * | 1980-06-09 | 1982-01-13 | Toshiba Corp | Very low temperature container |
| JPS63129438A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | メモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752576B2 (ja) | 1995-06-05 |
| US5287309A (en) | 1994-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |