JPS5910024A - デジタル・フイルタ - Google Patents
デジタル・フイルタInfo
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- JPS5910024A JPS5910024A JP11854782A JP11854782A JPS5910024A JP S5910024 A JPS5910024 A JP S5910024A JP 11854782 A JP11854782 A JP 11854782A JP 11854782 A JP11854782 A JP 11854782A JP S5910024 A JPS5910024 A JP S5910024A
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- data
- circuit
- digital filter
- adder
- filter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、時分割処理で行なうデジタルフィルタに関す
るものである。
るものである。
オーディオ機器の分野では、アナログ信号をデジタル信
号に変換し記録再生するＰＣＭレコーダによって、超忠
実再生を実現子ることが可能となり，デジタル・オーデ
ィオ・ディスク等の製品開発が進められている。このよ
うな中で、音質等を劣化させる恐れのないサンプリング
されたデジタル信号に、周波数特性を掛けるという基本
的な構成を有するデジタルフィルタが考えられている。
号に変換し記録再生するＰＣＭレコーダによって、超忠
実再生を実現子ることが可能となり，デジタル・オーデ
ィオ・ディスク等の製品開発が進められている。このよ
うな中で、音質等を劣化させる恐れのないサンプリング
されたデジタル信号に、周波数特性を掛けるという基本
的な構成を有するデジタルフィルタが考えられている。
デジタルフィルタの動作原理（ｒｉ、たたみ込み積分を
回路で構成するもので、第１図にデジタルフィルタの原
理構成図を示す。１〜８は，シフトレジスタ、９〜１６
け５乗算器、１７は加算器である９ 次に、第１図の回路の動作を説明する。サンプリング周
期τでサンプリングされているデジタル信号データが図
中のＩＮＰＵＴに加えられる。
回路で構成するもので、第１図にデジタルフィルタの原
理構成図を示す。１〜８は，シフトレジスタ、９〜１６
け５乗算器、１７は加算器である９ 次に、第１図の回路の動作を説明する。サンプリング周
期τでサンプリングされているデジタル信号データが図
中のＩＮＰＵＴに加えられる。
そうすると、シフトレジスタ１〜８は、この入力を周期
τでシフトする。ゆえに、シフトレジスタ１〜８のデー
タは、シフトレジスタ８のデータを基準とすると、シフ
トレジスタ７は、時間τ遅延したデータであり、シフト
レジスタ６は、時間２τ遅延したデータで、順次入力側
のシフトレジスタに行くに従ってτずつ遅延したデータ
となる。シフトレジスタ１〜８のデータ出力は、乗算器
９〜１６によって係数に１〜に８が掛けられ、加算器１
７で加えられる。この、加算器１７の出力が。
τでシフトする。ゆえに、シフトレジスタ１〜８のデー
タは、シフトレジスタ８のデータを基準とすると、シフ
トレジスタ７は、時間τ遅延したデータであり、シフト
レジスタ６は、時間２τ遅延したデータで、順次入力側
のシフトレジスタに行くに従ってτずつ遅延したデータ
となる。シフトレジスタ１〜８のデータ出力は、乗算器
９〜１６によって係数に１〜に８が掛けられ、加算器１
７で加えられる。この、加算器１７の出力が。
フィルタの出力値となる。
上記したフィルタの特性は、乗算器９〜１６に加わる係
数に１〜ＫＢで決まる。この係数に１〜に８とフィルタ
の伝達関数との関係Ｉ′ｉ第２図に示すフィルタ伝達関
数のインパルス応答の例で示される。
数に１〜ＫＢで決まる。この係数に１〜に８とフィルタ
の伝達関数との関係Ｉ′ｉ第２図に示すフィルタ伝達関
数のインパルス応答の例で示される。
すなわち、インパルス応答は、時間０を中心に左右対称
な波形となっており、これを時間間隔τでサンプリング
したものが係数に＋〜に８となる。
な波形となっており、これを時間間隔τでサンプリング
したものが係数に＋〜に８となる。
ゆえに、シフトレジスタ１〜８で、τ間隔で遅延したデ
ータに伝達関数のインパルス応答を乗算し、加算器１７
でその結果を加算することによって、たたみ込み積分を
実現し、フィルタとしての動作を行なうことができる。
ータに伝達関数のインパルス応答を乗算し、加算器１７
でその結果を加算することによって、たたみ込み積分を
実現し、フィルタとしての動作を行なうことができる。
第１図に示されているデジタルフィルタの構成は、フィ
ルタ伝達関数のインパルス応答を８個サンプリングした
ときの構成例である。フィルタの精度を上げるためＫは
、さらに数多くのサンプリング値を必要とし、その増加
したサンプリングの数だけ、シフトレジスタの段数と乗
算器の数が増加する。したがって、従来のディジタルフ
ィルタにおいては、フィルタの精度を上げようとすると
、回路規模が増大するという欠点があった。
ルタ伝達関数のインパルス応答を８個サンプリングした
ときの構成例である。フィルタの精度を上げるためＫは
、さらに数多くのサンプリング値を必要とし、その増加
したサンプリングの数だけ、シフトレジスタの段数と乗
算器の数が増加する。したがって、従来のディジタルフ
ィルタにおいては、フィルタの精度を上げようとすると
、回路規模が増大するという欠点があった。
このような回路規模の増大を防ぐために、従来時分割処
理で乗算、加算を行なう回路が考えられている。第３図
は時分割処理で行なうデジタルフィルタの従来例の構成
図を示す。１８はデータを格納する書込み読み出し可能
なメモリ（以下ＲＡＭと記す）、ｊ９ｒ／′ｉフィルタ
伝達関数のインパルス応答から求められた係数Ｋ Ｉ−
Ｋｓが格納されている読み出し専用メモリ（以下ＲＯＭ
と記す） 、 ２ａｒｄ ＲＡＭ、ＲＯＭの書込み、読
み出しの番地を与えるアドレス制御回路、２１ｉｊ乗算
器、２２は加算器、２５ｆ′ｉ加算器２２の出力データ
をラッチするラッチ回路である。
理で乗算、加算を行なう回路が考えられている。第３図
は時分割処理で行なうデジタルフィルタの従来例の構成
図を示す。１８はデータを格納する書込み読み出し可能
なメモリ（以下ＲＡＭと記す）、ｊ９ｒ／′ｉフィルタ
伝達関数のインパルス応答から求められた係数Ｋ Ｉ−
Ｋｓが格納されている読み出し専用メモリ（以下ＲＯＭ
と記す） 、 ２ａｒｄ ＲＡＭ、ＲＯＭの書込み、読
み出しの番地を与えるアドレス制御回路、２１ｉｊ乗算
器、２２は加算器、２５ｆ′ｉ加算器２２の出力データ
をラッチするラッチ回路である。
第４図は第５図のタイミングチャートを示す。
また、第５図は第５図中に記したＡ−Ｄのデータの値を
示す。
示す。
以下に、第４図および第５図を用いて、第５図の回路の
動作を説明する。第５図のＩＮＰＵＴには、第４図で示
すように、ＩＮＰＵＴデータＩｒＬ−１゜Ｉｎ−ｒ 、
Ｉｉ’ｎ 、ＦｒＬ＋１ 、・・・が周期Ｔで時系列に
入力する。
動作を説明する。第５図のＩＮＰＵＴには、第４図で示
すように、ＩＮＰＵＴデータＩｒＬ−１゜Ｉｎ−ｒ 、
Ｉｉ’ｎ 、ＦｒＬ＋１ 、・・・が周期Ｔで時系列に
入力する。
このＩＮｐＵＴデータは、アドレス制御回路２０で指定
したＯ〜７番地のアドレスＡに順次書き込まれる。第４
図に示されているように、ＩＮＰＩＪＴデータＩｎ 、
Ｆｎ＋ １等をＲＡＭ１日に書き込む時間は、データの
周期τに対しＩＩＡＭ書込制御信号Ａ′のパルスが存在
する期間（１／９τ）でよく、時分割処理で行なうデジ
タルフィルタは、この残りの時間を利用して演算を行な
う。
したＯ〜７番地のアドレスＡに順次書き込まれる。第４
図に示されているように、ＩＮＰＩＪＴデータＩｎ 、
Ｆｎ＋ １等をＲＡＭ１日に書き込む時間は、データの
周期τに対しＩＩＡＭ書込制御信号Ａ′のパルスが存在
する期間（１／９τ）でよく、時分割処理で行なうデジ
タルフィルタは、この残りの時間を利用して演算を行な
う。
一例として、ＲＡＭ１８のアドレス０にｕ７ｎ−ｔ、ア
ドレス１にＩｉ’ｎ−ｓ、・・・、アドレス７にＦｒＬ
のデータが格納された状態での演算手順を説明する。Ｒ
ＡＩ４１８は、アドレス７にデータＩＰ’ｎを書き込ん
だ後。
ドレス１にＩｉ’ｎ−ｓ、・・・、アドレス７にＦｒＬ
のデータが格納された状態での演算手順を説明する。Ｒ
ＡＩ４１８は、アドレス７にデータＩＰ’ｎを書き込ん
だ後。
第４図の（イ）、（Ｂ）で示されているように、０〜７
のアドレスのデータＢを出力する。一方、ＲＯＭ１９は
、アドレス制御回路２Ｄの制御によって、ＲＡＭ１８か
ら読み出されたデータＢと同期して、係数に１〜に８の
値Ｃを出力する。ＲＡＭ＋８のデータＢ及びＲ（′）Ｍ
１９の係数に１〜Ｋｓ （Ｃ）は乗算器２１で掛算され
る。続いて、加算器２２で、ラッチ回路２３の出力デー
タＥと加算され、ラッチ回路２６の入力データとなる。
のアドレスのデータＢを出力する。一方、ＲＯＭ１９は
、アドレス制御回路２Ｄの制御によって、ＲＡＭ１８か
ら読み出されたデータＢと同期して、係数に１〜に８の
値Ｃを出力する。ＲＡＭ＋８のデータＢ及びＲ（′）Ｍ
１９の係数に１〜Ｋｓ （Ｃ）は乗算器２１で掛算され
る。続いて、加算器２２で、ラッチ回路２３の出力デー
タＥと加算され、ラッチ回路２６の入力データとなる。
ラッチ回路２５のラッチクロックｈとして、第４図で示
すようなりロックα〜ｈを加え、ラッチクロックαが加
わる前にラッチ回路２３を０にクリアする。この時のラ
ッチ回路２５のデータＥは。
すようなりロックα〜ｈを加え、ラッチクロックαが加
わる前にラッチ回路２３を０にクリアする。この時のラ
ッチ回路２５のデータＥは。
第５図（１）で示すように、ラッチクロックα〜ｈが加
わるごとに演算が進み、最後のラッチクロックんが加わ
った段階で、第１図におけると同様な演算結果が得られ
る。
わるごとに演算が進み、最後のラッチクロックんが加わ
った段階で、第１図におけると同様な演算結果が得られ
る。
上記で示した動作によって、１ＮｐＵＴデータＷｎが入
力した時のフィルタ出力のデータが得られる。次に、Ｉ
ＮｐＵ１’データＷｎ＋ １が加わると、第４図および
第５図（２）に示されているように、上記。
力した時のフィルタ出力のデータが得られる。次に、Ｉ
ＮｐＵ１’データＷｎ＋ １が加わると、第４図および
第５図（２）に示されているように、上記。
と同様な動作が行なわれ、順次フィルタ出方が得られる
。
。
ゆえに、第３図の時分割処理で行なう従来のデジタルフ
ィルタで、係１３に＋〜に８０８個をＮ個に増加し、ノ
イルタ精度を向上させる場合にはＲＡＡｆ＋ ８ 、Ｒ
４Ｎ＋ ９の容量をＮ個に増加させ、データ周期τを・
（Ａ’＋ｔ）分割して時分割演算することが必要となる
。一方、このように１分割数を増加させた場合には、畜
時間内で１回の乗算と加算を実行する必要が生ずる。し
かしながら、一般に乗算器の演算時間が加算器の演算時
間に此べて大き−いことから、乗算器の演算時間によっ
て、周期τの分割数の上限が決められている。
ィルタで、係１３に＋〜に８０８個をＮ個に増加し、ノ
イルタ精度を向上させる場合にはＲＡＡｆ＋ ８ 、Ｒ
４Ｎ＋ ９の容量をＮ個に増加させ、データ周期τを・
（Ａ’＋ｔ）分割して時分割演算することが必要となる
。一方、このように１分割数を増加させた場合には、畜
時間内で１回の乗算と加算を実行する必要が生ずる。し
かしながら、一般に乗算器の演算時間が加算器の演算時
間に此べて大き−いことから、乗算器の演算時間によっ
て、周期τの分割数の上限が決められている。
したがって、上記した従来の時分割処理デジタルフィル
タにおいては、乗算器２１の演算時間によって、デジタ
ルフィルタの精度にかかわる演算の回数が制限されると
いう欠点があった。
タにおいては、乗算器２１の演算時間によって、デジタ
ルフィルタの精度にかかわる演算の回数が制限されると
いう欠点があった。
本発明の目的は、従来と同じ演算時間を持つ乗算器を使
用した状態においても、従来のデジタルフィルタに比べ
、回路規模の増加が少なく２倍の演算を実行することが
出来、したがって精度を向上させることのできるデジタ
ルフィルタを提供することにある。
用した状態においても、従来のデジタルフィルタに比べ
、回路規模の増加が少なく２倍の演算を実行することが
出来、したがって精度を向上させることのできるデジタ
ルフィルタを提供することにある。
本発明の特徴は、フィルタ伝遍関数のインパルス応答が
第２図で示でれているように左右対称であることを利用
し、ＲＡＭに讐き込まれたデータを読み出す時に、上記
インパルス応答の左右対称部分に対応する２個のデータ
をＬ併から読み出し、それらの２″）のデータを加算器
で加算し、その結果に、インパルス応答の係数を乗算す
るように構成した点にある。
第２図で示でれているように左右対称であることを利用
し、ＲＡＭに讐き込まれたデータを読み出す時に、上記
インパルス応答の左右対称部分に対応する２個のデータ
をＬ併から読み出し、それらの２″）のデータを加算器
で加算し、その結果に、インパルス応答の係数を乗算す
るように構成した点にある。
以下に１本発明を実施ｖｊによっ”Ｃ説明する。
１ｌＩＪ６図は本発明の一実施例を示す。図において。
２６Ｑ」加算器、２７はノ？眉のデータを一時格納する
ランチ回路であシ、その他の符号は第３図と同−又は同
等の物を示す。なお、本実施例のデジタルフィルタは、
第１図、第５図と同様のフィルタ伝達関数をもつものと
するっ 次に、本実施例の動作を、第７図のタイミングチャート
を用いて説明する。第７図中のＡ−Ｄけ第６図中に記さ
れているデータの値を示す。
ランチ回路であシ、その他の符号は第３図と同−又は同
等の物を示す。なお、本実施例のデジタルフィルタは、
第１図、第５図と同様のフィルタ伝達関数をもつものと
するっ 次に、本実施例の動作を、第７図のタイミングチャート
を用いて説明する。第７図中のＡ−Ｄけ第６図中に記さ
れているデータの値を示す。
また、Ｅはラッチ回路２７のラッチクロックを示す。先
ノ’、 ＲＡＭ＋ ８のアトｖ、ｘ、ＯにデータＩｎ−
７が。
ノ’、 ＲＡＭ＋ ８のアトｖ、ｘ、ＯにデータＩｎ−
７が。
アドレス１にデータＷｎ−ｓが、・・・、アドレス６に
データＦｎ、−Ｉが格納されるものとする。第７図で。
データＦｎ、−Ｉが格納されるものとする。第７図で。
ｌ１７ｎが書き込み制御信号Ｂ′によってア１゛レス７
に書き込まれた後、アドレスＢは順次り、７，１，６，
２゜５．５．４の値となる。これによって、データは、
第７図Ｃに示されているような値が現れる。′［なわち
、一番始めには、アドレス０のデータ′ｒＬ−７がラッ
チ回路２７に格納される。ゆえに、アドレス７のデータ
ＦＦＬが現れたとき、加算器２６の出力には、ＷＦＬ＋
ＦｒＬ−７が現われる。このデータＷｎぜルーフには、
乗算器２１で、ＲＯＭ＋９から出力されたフィルタの係
数に＋が掛けられる。その結果のＫ １（Ｆ＋ｚ＋Ｗル
ーフ）は、ラッチクロックαによって、ラッチ回路２３
に格納される。次に、データＦＦＬ−ｅがラッチ回路２
７に格納され、同様な動作が順次くり返される。そして
、最後のラッチクロックｄが加わった時、ラッチ回路２
３に格納されるデータはＫ １ （Ｆｎ、）Ｆｎ−７）
＋に２ （ＦｒＬ−１＋１Ｖｎ−６）＋Ｋｓ ｆｎ−２
−１／Ｆ＋＋、−ｓ ） 十に４（ＦｒＬ−３→ＪＦ＋
＋、−４）となる゛。ここで、フィルタの係数はに＋
−Ｋｓ 、に２＝Ｋｒ 、に３−に６．に４−Ｋｓであ
るので、上記の結果は第１図、第３図と同等の結果が得
られたことになる。
に書き込まれた後、アドレスＢは順次り、７，１，６，
２゜５．５．４の値となる。これによって、データは、
第７図Ｃに示されているような値が現れる。′［なわち
、一番始めには、アドレス０のデータ′ｒＬ−７がラッ
チ回路２７に格納される。ゆえに、アドレス７のデータ
ＦＦＬが現れたとき、加算器２６の出力には、ＷＦＬ＋
ＦｒＬ−７が現われる。このデータＷｎぜルーフには、
乗算器２１で、ＲＯＭ＋９から出力されたフィルタの係
数に＋が掛けられる。その結果のＫ １（Ｆ＋ｚ＋Ｗル
ーフ）は、ラッチクロックαによって、ラッチ回路２３
に格納される。次に、データＦＦＬ−ｅがラッチ回路２
７に格納され、同様な動作が順次くり返される。そして
、最後のラッチクロックｄが加わった時、ラッチ回路２
３に格納されるデータはＫ １ （Ｆｎ、）Ｆｎ−７）
＋に２ （ＦｒＬ−１＋１Ｖｎ−６）＋Ｋｓ ｆｎ−２
−１／Ｆ＋＋、−ｓ ） 十に４（ＦｒＬ−３→ＪＦ＋
＋、−４）となる゛。ここで、フィルタの係数はに＋
−Ｋｓ 、に２＝Ｋｒ 、に３−に６．に４−Ｋｓであ
るので、上記の結果は第１図、第３図と同等の結果が得
られたことになる。
次に、ＲＡＭを２個使用した本発明の一実施例を第８図
により説明する。図において、２４ 、２５は入力デー
タを共通に接続したＬＡＮ 、 ２６は、Ｌ併２４、
ＲＡＩｄ２５の出力を加算する加算器であシ、その他の
符号は、第３図と同様である。
により説明する。図において、２４ 、２５は入力デー
タを共通に接続したＬＡＮ 、 ２６は、Ｌ併２４、
ＲＡＩｄ２５の出力を加算する加算器であシ、その他の
符号は、第３図と同様である。
前記ＲＡＭ２４は８個のデータを書色込み読み出しする
Ｒ、４Ｍであり、データはアドレス０から７まで順次書
込まれる。又、ＲＡＩ２５は４個のデータを書き込み読
み出しするＲＡＭ′であシ、データはアドレス０から３
壕で順次書込まれる。ＲＯＭ１９のデータは、第２図で
示した係数に１〜Ｋ１１の内、対称なデータをのぞいた
に１〜に４の４個のデータを格納している。ＩＮｐＵＴ
に加わるデータはｆｎ−２。
Ｒ、４Ｍであり、データはアドレス０から７まで順次書
込まれる。又、ＲＡＩ２５は４個のデータを書き込み読
み出しするＲＡＭ′であシ、データはアドレス０から３
壕で順次書込まれる。ＲＯＭ１９のデータは、第２図で
示した係数に１〜Ｋ１１の内、対称なデータをのぞいた
に１〜に４の４個のデータを格納している。ＩＮｐＵＴ
に加わるデータはｆｎ−２。
Ｉｎ−１，ＦＦＬ・・・のデータが周期τで順次加わｐ
、ＲＡＭ２４ 、ＲＡＭ２５へは第９図のタイミングチ
ャー）Ｋ示すように、書込み制御信号によって、書込み
が行なわれる。
、ＲＡＭ２４ 、ＲＡＭ２５へは第９図のタイミングチ
ャー）Ｋ示すように、書込み制御信号によって、書込み
が行なわれる。
次に、入力データとしてＩｎ−７，Ｆ叶ｓ ｆｎがＬ信
２４ 、ＲＡＭ２５に送り込まれ、ＲＡ）ｄ２Ａのアド
レスＯにＩｎ−ｙ、アドレス＋ＫＦルー６、・・・アド
レス７ Ｋ Ｉｎ カ格納し、ｋ／４Ｍ２５のアドレス
０にＩｌ’ｎ−３アドレス１にＩｎ−ｊ２．・・・アド
レス３にＩｎが格納した状態で、デジタルフィルタとし
ての演算がどのように行なわれるか、第９図のタイミン
グチャート、第１０図の各部データを用いて説明する。
２４ 、ＲＡＭ２５に送り込まれ、ＲＡ）ｄ２Ａのアド
レスＯにＩｎ−ｙ、アドレス＋ＫＦルー６、・・・アド
レス７ Ｋ Ｉｎ カ格納し、ｋ／４Ｍ２５のアドレス
０にＩｌ’ｎ−３アドレス１にＩｎ−ｊ２．・・・アド
レス３にＩｎが格納した状態で、デジタルフィルタとし
ての演算がどのように行なわれるか、第９図のタイミン
グチャート、第１０図の各部データを用いて説明する。
なお、第９図の（３）〜（０は第８図中に記されている
符号のデータの値を示す。また、本実施例のデジタルフ
ィルタは、第１図および第３図と同様のフィルタ伝達関
数をもつものとする。
符号のデータの値を示す。また、本実施例のデジタルフ
ィルタは、第１図および第３図と同様のフィルタ伝達関
数をもつものとする。
データＷｎけ第９図のタイミングチャートに示すように
、ＲＡＭ２４のアドレス７及びＲ／４１ｄ２５のアドレ
ス３に書込み制御信号Ｂ’、Ｄ’によって書込まれる。
、ＲＡＭ２４のアドレス７及びＲ／４１ｄ２５のアドレ
ス３に書込み制御信号Ｂ’、Ｄ’によって書込まれる。
その後、ＲＡＭ２４からアドレスＤ〜５のデータｕ７ｎ
−ｔ−１１’ｎ−４が順次読み出される。一方、Ｌ唐２
５からは、ＲＡＭ２ａ中双力タイミングと同期を取っ゛
Ｃアドレス３〜０のデータＩｎ−ＪＦ’ｎ−３が順次読
み出される。この時、ＲＯＭ＋９は、ＲＡＭ２ａ 、Ｒ
ＡＭ２５のデータに対応した係数に＋〜に４を出力する
。
−ｔ−１１’ｎ−４が順次読み出される。一方、Ｌ唐２
５からは、ＲＡＭ２ａ中双力タイミングと同期を取っ゛
Ｃアドレス３〜０のデータＩｎ−ＪＦ’ｎ−３が順次読
み出される。この時、ＲＯＭ＋９は、ＲＡＭ２ａ 、Ｒ
ＡＭ２５のデータに対応した係数に＋〜に４を出力する
。
このようなＲ／４Ａｆ２４ 、２５ 、ＲＯＭ１９の動
作に対応して。
作に対応して。
第９図忙示すように、α〜ｄの４個のラッチクロックＧ
がラッチ回路２３に加えられる。なお、ラッチクロック
αが加わる前にラッチ回路２３け０にクリアする。この
時のデータを第１０図（１）に示す。
がラッチ回路２３に加えられる。なお、ラッチクロック
αが加わる前にラッチ回路２３け０にクリアする。この
時のデータを第１０図（１）に示す。
第１０図（１）において、（イ）ＦｉＲＡＭ２４中に格
納されているデータを示す。すなわち、ＲＡＭ２ａ中に
は、アドレス０にデータＩｉ’ｎ−ｔ、アドレス１にＷ
ルー６゜・・・・・・、アドレス７にＩＦｎが格納され
ている。また。
納されているデータを示す。すなわち、ＲＡＭ２ａ中に
は、アドレス０にデータＩｉ’ｎ−ｔ、アドレス１にＷ
ルー６゜・・・・・・、アドレス７にＩＦｎが格納され
ている。また。
同図（Ｂ）けＲＡＭ２５中に格納されているデータを示
す。ル併２４の場合と同様に、ＲＡＭ２５中のアドレス
３にはデータＷｎ 、アドレス２にはデータＨ７ｎ−ｓ
。
す。ル併２４の場合と同様に、ＲＡＭ２５中のアドレス
３にはデータＷｎ 、アドレス２にはデータＨ７ｎ−ｓ
。
アドレス１にはデータＩｎ−２，およびアドレス０には
データＦルー３が格納されている。同図＜Ｃ＞はＲＯＭ
１９に格納されているデータを示す。ＲＯＭ１９中にけ
、係数ＫＩ−Ａ″４が蓄積されている。
データＦルー３が格納されている。同図＜Ｃ＞はＲＯＭ
１９に格納されているデータを示す。ＲＯＭ１９中にけ
、係数ＫＩ−Ａ″４が蓄積されている。
さて、再び第８図と第９図に戻って、本実施例の動作を
説明する。ラッチクロックαがラッチ回路２３に加わる
時点で、加算器２６出力には。
説明する。ラッチクロックαがラッチ回路２３に加わる
時点で、加算器２６出力には。
ＲＡＭ２４ 、２５のデータを加算したＩｎ−４１１’
ｎ−７が現れる。
ｎ−７が現れる。
そして１乗算器２２出力にはさらに、これに係数Ａ”ｌ
が掛けられた（Ｆｎ−）Ｆｎ−ｙ ）Ｋｔが現れる。し
たがって、ラッチクロックαによシラッチ回路２５のデ
ータ出力は、第１０図に示されているように、（Ｉｉ’
ｎ＋Ｆｎ−ＯＫ里となる。ラッチクロックｈ、ｃ、ｄに
対しても同様な演算動作が行なわれ、ラッチクロックｄ
が加わった時のラッチ回路２５のデータは、次式のよう
になる。
が掛けられた（Ｆｎ−）Ｆｎ−ｙ ）Ｋｔが現れる。し
たがって、ラッチクロックαによシラッチ回路２５のデ
ータ出力は、第１０図に示されているように、（Ｉｉ’
ｎ＋Ｆｎ−ＯＫ里となる。ラッチクロックｈ、ｃ、ｄに
対しても同様な演算動作が行なわれ、ラッチクロックｄ
が加わった時のラッチ回路２５のデータは、次式のよう
になる。
ｆｎ−ｔｎ−ｙ）Ｋ１＋（ＦｒＬ−＋→ＦＦＬ−６）Ｋ
２＋（ＦＦＬ−ｚ−ｆｎ−ｓ ）Ｋｓ＋ （ＦｒＬ−ａ
−＋Ｆ＋Ｌ−４）ｆ４ …（１）（り式テ
、Ａｔ、Ａ２．Ｋａ、Ａ４１ｆｉ、第２図で明らかなよ
うにＫＩ＝Ｋｓ 、に２＝Ｋｙ 、に３＝Ｋｅ 、に４
＝Ｋｓである。したがって、この直を（１）式に代入す
れば、（１）式は次式で示すことが出来る。
２＋（ＦＦＬ−ｚ−ｆｎ−ｓ ）Ｋｓ＋ （ＦｒＬ−ａ
−＋Ｆ＋Ｌ−４）ｆ４ …（１）（り式テ
、Ａｔ、Ａ２．Ｋａ、Ａ４１ｆｉ、第２図で明らかなよ
うにＫＩ＝Ｋｓ 、に２＝Ｋｙ 、に３＝Ｋｅ 、に４
＝Ｋｓである。したがって、この直を（１）式に代入す
れば、（１）式は次式で示すことが出来る。
ＩＦｎ−ｒＫ １−４４ｉｎ−６に２−４４Ｖｎ−ｂＫ
ｓ−Ｉｆｎ−４に４−ＨＴ’ｎ、−ａＫＦｌ−）ＦＷ−
２に６’ｔａ−ＩＫ７４ＪＦｎＫｓ
−（２１ゆえに、この（２）式はｇ５図の回
路で演算した結果と同じ結果となる。
ｓ−Ｉｆｎ−４に４−ＨＴ’ｎ、−ａＫＦｌ−）ＦＷ−
２に６’ｔａ−ＩＫ７４ＪＦｎＫｓ
−（２１ゆえに、この（２）式はｇ５図の回
路で演算した結果と同じ結果となる。
次に、ＩＦル＋！のデータが加わると、前記ＦＢが加わ
った時と同様に演算が行なわれ、第１Ｄ図（２）で示す
データがラッチ回路２３に現れ、順次デジタルフィルタ
の演算が行なわれる。なお、第１０図（２）の符号は同
図（りと同じものを示す。
った時と同様に演算が行なわれ、第１Ｄ図（２）で示す
データがラッチ回路２３に現れ、順次デジタルフィルタ
の演算が行なわれる。なお、第１０図（２）の符号は同
図（りと同じものを示す。
以上のように、第８図で示した本発明の実施例によシ、
第３図の従来回路と同等な演算を行なうことができる。
第３図の従来回路と同等な演算を行なうことができる。
この実施例によれば、ＲＡ１２４とＲＡＭ２５のデータ
が同期して同時に読み出されるので、第６図の実施例で
、２個のデータを読み出すための時間が必要であったも
のが、不要となる。したがって、演算回数をさらに多く
することが可能となる利点がある。
が同期して同時に読み出されるので、第６図の実施例で
、２個のデータを読み出すための時間が必要であったも
のが、不要となる。したがって、演算回数をさらに多く
することが可能となる利点がある。
以上のように、本発明によれば、従来時分割処理のデジ
タルフィルタではデータのサンプリング周期τをＮ＋＋
分割して演算を実行していたものが、 Ｎ／２＋１分割
で演算を実行することが出来るようになる。ゆえに、従
来のデジタルフィルタに比べて、約２倍の演算を実行す
ることが出来るので、デジタルフィルタの精度を上げる
ことが出来るという効果がある。
タルフィルタではデータのサンプリング周期τをＮ＋＋
分割して演算を実行していたものが、 Ｎ／２＋１分割
で演算を実行することが出来るようになる。ゆえに、従
来のデジタルフィルタに比べて、約２倍の演算を実行す
ることが出来るので、デジタルフィルタの精度を上げる
ことが出来るという効果がある。
第１図は、デジタルフィルタの原理構成図。
第２図は−、フィルタ伝達関数のインパルス応答の一例
を示す図、第５図は、従来の時分割処理デジタルフィル
タの構成を示す構成図、第４図は、第３図の主要部の信
号のタイミングチャート、第５図は、第５図の各部のデ
ータを示す図第６図および第８図は、それぞれ本発明の
一実施例を示ｆ構成図、第７図は、第６図の主要部の信
号のタイミングチャート、第９図は第８図主要部の信号
のタイミングナヤート、第１０図は第８図の各部のデー
タを示す図である。 １９・・・読み出し専用メモ＋） （ＲＯＭ） 。 ２０・・・アドレス制御回路。 ２１・・・乗算器、 ２２．２６・・・加ｌ！
ｉ、器。 ２５・・・ラック−回路。 ２４．２５・・・読み出し書込み可能メモリ（ＲＡＭ）
。 Ｔ １ 回 ｔ５１Ｂ ｔ ６ 図 ７１Ｅｌ （Ｅ）ａｂＣ オ δ 品
を示す図、第５図は、従来の時分割処理デジタルフィル
タの構成を示す構成図、第４図は、第３図の主要部の信
号のタイミングチャート、第５図は、第５図の各部のデ
ータを示す図第６図および第８図は、それぞれ本発明の
一実施例を示ｆ構成図、第７図は、第６図の主要部の信
号のタイミングチャート、第９図は第８図主要部の信号
のタイミングナヤート、第１０図は第８図の各部のデー
タを示す図である。 １９・・・読み出し専用メモ＋） （ＲＯＭ） 。 ２０・・・アドレス制御回路。 ２１・・・乗算器、 ２２．２６・・・加ｌ！
ｉ、器。 ２５・・・ラック−回路。 ２４．２５・・・読み出し書込み可能メモリ（ＲＡＭ）
。 Ｔ １ 回 ｔ５１Ｂ ｔ ６ 図 ７１Ｅｌ （Ｅ）ａｂＣ オ δ 品
Claims (1)
- 【特許請求の範囲】 （１） アナログ信号をサンプリング周期τでサンプ
リングすることにより得られたデジタル信号データが順
次番き込まれる読み出し書き込み可能メモリ、サンプリ
ング周期τの時間内で、該読み出し書き込み可能メモリ
のデータを順次読み出す手段、該読み出されたデータに
左右対称なフィルタの係数を乗算する手段。 および演算処理を行なう手段を具備したデジタルフィル
タにおいて、該読み出し書き込み可能メモリから前記係
数の等しい２つのデータを読み出し、該２つのデータを
加算器で加算し、該加算器出力にフィルタの係数を乗算
し、演算処理を行なうようにしたことを特徴とするデジ
タルフィルタ。 （２） 前記係数の等しいデータ促順次読み出すよう
にしたことを特徴とする特許 囲第１項記載のデジタルフィルタ。 （５）前記係数の等しいデータが、それぞれが記録され
た２個の読み出し書き込み可能メモリから同時に読み出
されるようにしたことを特徴と一ｔる前記特許請求の範
囲第１項記載のデジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11854782A JPS5910024A (ja) | 1982-07-09 | 1982-07-09 | デジタル・フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11854782A JPS5910024A (ja) | 1982-07-09 | 1982-07-09 | デジタル・フイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910024A true JPS5910024A (ja) | 1984-01-19 |
Family
ID=14739284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11854782A Pending JPS5910024A (ja) | 1982-07-09 | 1982-07-09 | デジタル・フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910024A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160005A (ja) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | デジタルフイルタ |
| KR100451193B1 (ko) * | 2002-06-21 | 2004-10-02 | 엘지전자 주식회사 | 필터회로 |
| CN106301286A (zh) * | 2015-05-20 | 2017-01-04 | 北京理工大学 | 一种基于累加器的低复杂度数字匹配滤波方法 |
-
1982
- 1982-07-09 JP JP11854782A patent/JPS5910024A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160005A (ja) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | デジタルフイルタ |
| KR100451193B1 (ko) * | 2002-06-21 | 2004-10-02 | 엘지전자 주식회사 | 필터회로 |
| CN106301286A (zh) * | 2015-05-20 | 2017-01-04 | 北京理工大学 | 一种基于累加器的低复杂度数字匹配滤波方法 |
| CN106301286B (zh) * | 2015-05-20 | 2018-10-26 | 北京理工大学 | 一种基于累加器的低复杂度数字匹配滤波方法 |
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