JP3334912B2 - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JP3334912B2 JP3334912B2 JP23102892A JP23102892A JP3334912B2 JP 3334912 B2 JP3334912 B2 JP 3334912B2 JP 23102892 A JP23102892 A JP 23102892A JP 23102892 A JP23102892 A JP 23102892A JP 3334912 B2 JP3334912 B2 JP 3334912B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- synthesizing
- time
- bit digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数の信号を簡単な処
理で合成して扱うことができるようにした信号処理装置
および信号処理方法に関するものである。
理で合成して扱うことができるようにした信号処理装置
および信号処理方法に関するものである。
【０００２】
【従来の技術】従来、ステレオ音声信号等の複数の信号
を合成して合成信号を得るには、アナログ信号とディジ
タル信号とで以下のようにして処理が行われていた。
を合成して合成信号を得るには、アナログ信号とディジ
タル信号とで以下のようにして処理が行われていた。
【０００３】アナログ信号の場合、一般的に、図６また
は図７に示すようなアナログ演算回路を用いて信号合成
を行う。図６に示す加算回路は、演算増幅器１１の反転
入力端子に並列に設けられた抵抗Ｒ11・Ｒ12が接続され
るとともに、演算増幅器１１の反転入力端子と出力端子
との間に抵抗Ｒ13が接続されており、反転増幅回路とし
て構成されている。この加算回路では、抵抗Ｒ11〜Ｒ13
の抵抗値が全て等しく設定されている場合、入力信号Ｖ
1 ・Ｖ2 が、それぞれ抵抗Ｒ11・Ｒ12側に入力される
と、Ｖ01＝−（Ｖ1 ＋Ｖ2 ）なる合成信号Ｖ01が得られ
る。
は図７に示すようなアナログ演算回路を用いて信号合成
を行う。図６に示す加算回路は、演算増幅器１１の反転
入力端子に並列に設けられた抵抗Ｒ11・Ｒ12が接続され
るとともに、演算増幅器１１の反転入力端子と出力端子
との間に抵抗Ｒ13が接続されており、反転増幅回路とし
て構成されている。この加算回路では、抵抗Ｒ11〜Ｒ13
の抵抗値が全て等しく設定されている場合、入力信号Ｖ
1 ・Ｖ2 が、それぞれ抵抗Ｒ11・Ｒ12側に入力される
と、Ｖ01＝−（Ｖ1 ＋Ｖ2 ）なる合成信号Ｖ01が得られ
る。
【０００４】また、図７に示す減算回路は、演算増幅器
２１の反転入力端子と非反転入力端子とにそれぞれ抵抗
Ｒ21・Ｒ22が接続され、演算増幅器２１の反転入力端子
と出力端子との間に抵抗Ｒ23が接続されており、さら
に、上記の非反転入力端子が抵抗Ｒ24を介して接地され
ており、差動増幅回路として構成されている。この減算
回路では、抵抗Ｒ21〜Ｒ24の抵抗値が全て等しく設定さ
れている場合、入力信号Ｖ1 ・Ｖ2 が、それぞれ抵抗Ｒ
21・Ｒ22側に入力されると、Ｖ02＝Ｖ2 −Ｖ1 なる合成
信号Ｖ02が得られる。
２１の反転入力端子と非反転入力端子とにそれぞれ抵抗
Ｒ21・Ｒ22が接続され、演算増幅器２１の反転入力端子
と出力端子との間に抵抗Ｒ23が接続されており、さら
に、上記の非反転入力端子が抵抗Ｒ24を介して接地され
ており、差動増幅回路として構成されている。この減算
回路では、抵抗Ｒ21〜Ｒ24の抵抗値が全て等しく設定さ
れている場合、入力信号Ｖ1 ・Ｖ2 が、それぞれ抵抗Ｒ
21・Ｒ22側に入力されると、Ｖ02＝Ｖ2 −Ｖ1 なる合成
信号Ｖ02が得られる。
【０００５】一方、複数のビット数（例えば１６ビッ
ト）でディジタル化されたディジタル信号の場合、図８
に示すようなディジタル信号処理回路（ＤＳＰ）３１を
用いて信号合成を行う。このディジタル信号処理回路３
１は、ソフトウェアにより演算処理を行う演算処理部３
２を有している。例えば、この演算処理部３２内では、
ソフトウェアによる演算処理を実行する機能を有するこ
とにより、見掛け上、入力信号Ｓ1 (I) ・Ｓ2 (I) に所
定の係数を乗算する乗算器３３・３４と、これらの演算
結果を加算する加算器３５とを備えた構成になってい
る。
ト）でディジタル化されたディジタル信号の場合、図８
に示すようなディジタル信号処理回路（ＤＳＰ）３１を
用いて信号合成を行う。このディジタル信号処理回路３
１は、ソフトウェアにより演算処理を行う演算処理部３
２を有している。例えば、この演算処理部３２内では、
ソフトウェアによる演算処理を実行する機能を有するこ
とにより、見掛け上、入力信号Ｓ1 (I) ・Ｓ2 (I) に所
定の係数を乗算する乗算器３３・３４と、これらの演算
結果を加算する加算器３５とを備えた構成になってい
る。
【０００６】このようなディジタル信号処理回路３１で
は、乗算器３３・３４と加算器３５とによる演算の組合
せで、入力信号Ｓ1 (I) ・Ｓ2 (I) に対し加減乗除の演
算処理を行うことが可能であり、その演算処理により合
成信号ＳO (I) が得られる。
は、乗算器３３・３４と加算器３５とによる演算の組合
せで、入力信号Ｓ1 (I) ・Ｓ2 (I) に対し加減乗除の演
算処理を行うことが可能であり、その演算処理により合
成信号ＳO (I) が得られる。
【０００７】
【発明が解決しようとする課題】ところが、上記のアナ
ログ信号を合成する回路およびディジタル信号を合成す
る回路の場合、それぞれ次のような問題点があった。
ログ信号を合成する回路およびディジタル信号を合成す
る回路の場合、それぞれ次のような問題点があった。
【０００８】（１）アナログ信号の場合 ａ）アナログ回路により形成されるため、回路構成が複
雑になる。
雑になる。
【０００９】ｂ）アナログ回路を用いるため、回路素子
の特性のばらつきによって十分な信号合成の精度を得る
ことができない。回路素子の特性は、温度や湿度等の周
囲の環境条件によってもばらつくので、十分な信号合成
の精度を得るには、この点に関しても考慮する必要があ
る。また、そのうえで十分な精度を得ようとすると、特
性の安定した高価な回路素子を用いる必要がある。
の特性のばらつきによって十分な信号合成の精度を得る
ことができない。回路素子の特性は、温度や湿度等の周
囲の環境条件によってもばらつくので、十分な信号合成
の精度を得るには、この点に関しても考慮する必要があ
る。また、そのうえで十分な精度を得ようとすると、特
性の安定した高価な回路素子を用いる必要がある。
【００１０】ｃ）一旦合成した信号から元の信号を復元
することができない。
することができない。
【００１１】（２）ディジタル信号の場合 ａ）ディジタル信号処理回路３１が非常に高価であり、
ディジタル信号処理回路３１を組み込む装置の高価格化
を招来する。
ディジタル信号処理回路３１を組み込む装置の高価格化
を招来する。
【００１２】ｂ）一旦合成した信号から元の信号を復元
することができない。
することができない。
【００１３】本発明は、上記の事情に鑑みてなされたも
のであって、簡単な構成で信号合成を行うとともに、合
成後の信号から元の信号を復元することを目的としてい
る。
のであって、簡単な構成で信号合成を行うとともに、合
成後の信号から元の信号を復元することを目的としてい
る。
【００１４】
【課題を解決するための手段】本発明の信号処理装置
は、上記の課題を解決するために、１ビットディジタル
信号のサンプリング周期を分割する所定の時間比率を設
定する時間比率設定手段と、複数の１ビットディジタル
信号を上記時間比率設定手段で設定された時間比率によ
りサンプリング周期毎に時分割で合成する合成手段とを
備えていることを特徴としている。
は、上記の課題を解決するために、１ビットディジタル
信号のサンプリング周期を分割する所定の時間比率を設
定する時間比率設定手段と、複数の１ビットディジタル
信号を上記時間比率設定手段で設定された時間比率によ
りサンプリング周期毎に時分割で合成する合成手段とを
備えていることを特徴としている。
【００１５】また、本発明の他の信号処理装置は、１ビ
ットディジタル信号のサンプリング周期を分割する時間
比率を可変設定する時間比率設定手段と、複数の１ビッ
トディジタル信号を上記時間比率設定手段で設定された
時間比率によりサンプリング周期毎に時分割で合成する
合成手段とを備えていることを特徴としている。
ットディジタル信号のサンプリング周期を分割する時間
比率を可変設定する時間比率設定手段と、複数の１ビッ
トディジタル信号を上記時間比率設定手段で設定された
時間比率によりサンプリング周期毎に時分割で合成する
合成手段とを備えていることを特徴としている。
【００１６】
【００１７】なお、上記の１ビットディジタル信号と
は、高速標本化ΔΣ変調等により得られた１ビットディ
ジタル信号を指しており、一般のディジタル信号処理で
用いられているＰＣＭ信号とは全く性質を異にしたもの
である。
は、高速標本化ΔΣ変調等により得られた１ビットディ
ジタル信号を指しており、一般のディジタル信号処理で
用いられているＰＣＭ信号とは全く性質を異にしたもの
である。
【００１８】
【作用】上記前者の信号処理装置では、例えば、２つの
１ビットディジタル信号を入力信号とする場合、合成手
段により、それぞれのディジタル信号が時間比率設定手
段により設定された所定の時間比率で時分割されて合成
される。例えば、１ビットディジタル信号のサンプリン
グ周期がΔＴであり、時間比率がΔＴ／２の等間隔であ
る場合、その間隔毎のタイミングで１ビットディジタル
信号が交互に並び替えられて合成された信号が得られ
る。このようにして合成された信号には、元の１ビット
ディジタル信号の情報がそのまま保存されるので、元の
１ビットディジタル信号を復元することができる。
１ビットディジタル信号を入力信号とする場合、合成手
段により、それぞれのディジタル信号が時間比率設定手
段により設定された所定の時間比率で時分割されて合成
される。例えば、１ビットディジタル信号のサンプリン
グ周期がΔＴであり、時間比率がΔＴ／２の等間隔であ
る場合、その間隔毎のタイミングで１ビットディジタル
信号が交互に並び替えられて合成された信号が得られ
る。このようにして合成された信号には、元の１ビット
ディジタル信号の情報がそのまま保存されるので、元の
１ビットディジタル信号を復元することができる。
【００１９】また、上記後者の信号処理装置では、同様
に２つの１ビットディジタル信号を入力信号とする場
合、合成手段により、それぞれのディジタル信号が時間
比率設定手段により設定された任意の時間比率で時分割
されて合成される。これにより、任意の間隔で１ビット
ディジタル信号が交互に並び替えられて合成された信号
が得られる。このようにして合成された信号も、上記前
者の信号処理装置で得られた合成信号と同様、元の１ビ
ットディジタル信号の情報がそのまま保存されるので、
元の１ビットディジタル信号を復元することができる。
に２つの１ビットディジタル信号を入力信号とする場
合、合成手段により、それぞれのディジタル信号が時間
比率設定手段により設定された任意の時間比率で時分割
されて合成される。これにより、任意の間隔で１ビット
ディジタル信号が交互に並び替えられて合成された信号
が得られる。このようにして合成された信号も、上記前
者の信号処理装置で得られた合成信号と同様、元の１ビ
ットディジタル信号の情報がそのまま保存されるので、
元の１ビットディジタル信号を復元することができる。
【００２０】
【実施例】〔実施例１〕 本発明の一実施例について図１ないし図３に基づいて説
明すれば、以下の通りである。
明すれば、以下の通りである。
【００２１】本実施例に係る信号合成装置は、図１に示
すように、信号源１・２と、時分割信号合成回路３と、
ゲートタイミング制御回路４とを備えている。
すように、信号源１・２と、時分割信号合成回路３と、
ゲートタイミング制御回路４とを備えている。
【００２２】信号源１・２は、それぞれステレオオーデ
ィオ信号の左チャンネル（Ｌｃｈ）信号と右チャンネル
（Ｒｃｈ）信号とに対応する１ビットディジタル信号Ｓ
1 (I) ・Ｓ2 (I) を発生する回路である。信号源１・２
は、クロックＣＬＫのタイミングで動作し、サンプリン
グ周期ΔＴの間隔で１ビットディジタル信号Ｓ1 (I)・
Ｓ2 (I) を出力するようになっている。また、信号源１
・２は、アナログ信号や複数ビット（例えば１６ビッ
ト）のディジタル信号に高速標本化ΔΣ変調等の処理を
施して１ビットディジタル信号を発生するようなもので
あってもよい。
ィオ信号の左チャンネル（Ｌｃｈ）信号と右チャンネル
（Ｒｃｈ）信号とに対応する１ビットディジタル信号Ｓ
1 (I) ・Ｓ2 (I) を発生する回路である。信号源１・２
は、クロックＣＬＫのタイミングで動作し、サンプリン
グ周期ΔＴの間隔で１ビットディジタル信号Ｓ1 (I)・
Ｓ2 (I) を出力するようになっている。また、信号源１
・２は、アナログ信号や複数ビット（例えば１６ビッ
ト）のディジタル信号に高速標本化ΔΣ変調等の処理を
施して１ビットディジタル信号を発生するようなもので
あってもよい。
【００２３】第１合成手段としての時分割信号合成回路
３は、上記の１ビットディジタル信号Ｓ1 (I) ・Ｓ
2 (I) を、ゲートタイミング制御回路４で発生したタイ
ミング信号で決まるΔＴ／２の間隔で時間軸上に交互に
並べ替えて合成する回路である。この時分割信号合成回
路３も同様に、クロックＣＬＫのタイミングで動作する
ようになっている。
３は、上記の１ビットディジタル信号Ｓ1 (I) ・Ｓ
2 (I) を、ゲートタイミング制御回路４で発生したタイ
ミング信号で決まるΔＴ／２の間隔で時間軸上に交互に
並べ替えて合成する回路である。この時分割信号合成回
路３も同様に、クロックＣＬＫのタイミングで動作する
ようになっている。
【００２４】時分割信号合成回路３は、例えば、図２に
示すようないわゆるロジック回路により構成されてい
る。この回路では、ＡＮＤ回路３ａに１ビットディジタ
ル信号Ｓ1 (I) と、ゲートタイミング制御回路４からの
タイミング信号とが入力され、ＡＮＤ回路３ｂに１ビッ
トディジタル信号Ｓ2 (I) と、上記タイミング信号がＮ
ＯＴ回路３ｃにより反転された信号が入力されている。
また、ＡＮＤ回路３ａ・３ｂの出力信号はともにＯＲ回
路３ｄに入力され、このＯＲ回路３ｄから合成信号ＳO
(I) が出力されるようになっている。
示すようないわゆるロジック回路により構成されてい
る。この回路では、ＡＮＤ回路３ａに１ビットディジタ
ル信号Ｓ1 (I) と、ゲートタイミング制御回路４からの
タイミング信号とが入力され、ＡＮＤ回路３ｂに１ビッ
トディジタル信号Ｓ2 (I) と、上記タイミング信号がＮ
ＯＴ回路３ｃにより反転された信号が入力されている。
また、ＡＮＤ回路３ａ・３ｂの出力信号はともにＯＲ回
路３ｄに入力され、このＯＲ回路３ｄから合成信号ＳO
(I) が出力されるようになっている。
【００２５】第１時間比率設定手段としてのゲートタイ
ミング制御回路４は、クロックＣＬＫを分周してΔＴの
周期のパルスを得て、さらに、そのパルスのデューティ
を５０％とすることによりΔＴ／２の間隔のタイミング
信号を発生する回路であり、時分割信号合成回路３にお
ける時分割の時間比率を設定するようになっている。
ミング制御回路４は、クロックＣＬＫを分周してΔＴの
周期のパルスを得て、さらに、そのパルスのデューティ
を５０％とすることによりΔＴ／２の間隔のタイミング
信号を発生する回路であり、時分割信号合成回路３にお
ける時分割の時間比率を設定するようになっている。
【００２６】上記の構成において、信号源１から出力さ
れる１ビットディジタル信号Ｓ1 (I) は、例えば図３に
示すように、サンプリング周期ΔＴ毎に“０”または
“１”の信号Ｌ1 ・Ｌ2 ・Ｌ3 …が連続して形成される
Ｌｃｈ信号である。また、信号源２から出力される１ビ
ットディジタル信号Ｓ2 (I) は、サンプリング周期ΔＴ
毎に“０”または“１”の信号Ｒ1 ・Ｒ2 ・Ｒ3 …が連
続して形成されるＲｃｈ信号である。一方、ゲートタイ
ミング制御回路４では、ΔＴ／２の間隔でタイミング信
号が発生し、このタイミング信号は、時分割信号合成回
路３に出力される。
れる１ビットディジタル信号Ｓ1 (I) は、例えば図３に
示すように、サンプリング周期ΔＴ毎に“０”または
“１”の信号Ｌ1 ・Ｌ2 ・Ｌ3 …が連続して形成される
Ｌｃｈ信号である。また、信号源２から出力される１ビ
ットディジタル信号Ｓ2 (I) は、サンプリング周期ΔＴ
毎に“０”または“１”の信号Ｒ1 ・Ｒ2 ・Ｒ3 …が連
続して形成されるＲｃｈ信号である。一方、ゲートタイ
ミング制御回路４では、ΔＴ／２の間隔でタイミング信
号が発生し、このタイミング信号は、時分割信号合成回
路３に出力される。
【００２７】上記の１ビットディジタル信号Ｓ1 (I) ・
Ｓ2 (I) は、時分割信号合成回路３で、サンプリング周
期ΔＴの間隔でラッチされ、上記のタイミング信号にし
たがって時間軸上に交互に並べ替えられる。この結果、
図３に示すように、１ビットディジタル信号Ｓ1 (I) ・
Ｓ2 (I) が同一の周期ΔＴ／２で合成された合成信号Ｓ
O (I) が得られる。この合成信号ＳO (I) は、Ｌｃｈ信
号とＲｃｈ信号とが同等の割合で加算合成されたモノラ
ル信号〔（Ｌ＋Ｒ）／２信号〕となる。
Ｓ2 (I) は、時分割信号合成回路３で、サンプリング周
期ΔＴの間隔でラッチされ、上記のタイミング信号にし
たがって時間軸上に交互に並べ替えられる。この結果、
図３に示すように、１ビットディジタル信号Ｓ1 (I) ・
Ｓ2 (I) が同一の周期ΔＴ／２で合成された合成信号Ｓ
O (I) が得られる。この合成信号ＳO (I) は、Ｌｃｈ信
号とＲｃｈ信号とが同等の割合で加算合成されたモノラ
ル信号〔（Ｌ＋Ｒ）／２信号〕となる。
【００２８】このように、本実施例の信号合成装置で
は、１ビットディジタル信号を時分割で合成するように
なっているので、信号合成の処理を簡単に行うことがで
きる。また、信号を時分割で合成することにより合成前
の信号情報が保存され、元の信号を復元することが可能
になる。
は、１ビットディジタル信号を時分割で合成するように
なっているので、信号合成の処理を簡単に行うことがで
きる。また、信号を時分割で合成することにより合成前
の信号情報が保存され、元の信号を復元することが可能
になる。
【００２９】〔実施例２〕 本発明の他の実施例について図４および図５に基づいて
説明すれば、以下の通りである。なお、本実施例におい
て、前記の実施例１において説明した回路等と同等の機
能を有する構成要素については、同一の符号を付記して
その説明を省略する。
説明すれば、以下の通りである。なお、本実施例におい
て、前記の実施例１において説明した回路等と同等の機
能を有する構成要素については、同一の符号を付記して
その説明を省略する。
【００３０】本実施例に係る信号合成装置は、図４に示
すように、信号源１・２と、反転回路５と、時分割信号
合成回路６と、ゲートタイミング制御回路７とを備えて
いる。
すように、信号源１・２と、反転回路５と、時分割信号
合成回路６と、ゲートタイミング制御回路７とを備えて
いる。
【００３１】反転回路５は、信号源２と時分割信号合成
回路６との間に設けられており、信号源２からの１ビッ
トディジタル信号の状態を反転させる回路である。
回路６との間に設けられており、信号源２からの１ビッ
トディジタル信号の状態を反転させる回路である。
【００３２】第２合成手段としての時分割信号合成回路
６は、上記の１ビットディジタル信号Ｓ1 (I) と、１ビ
ットディジタル信号Ｓ2 (I) が反転回路５で状態を反転
した１ビットディジタル信号Ｓ2 ’(I) とを、ゲートタ
イミング制御回路７で生成されたタイミング信号で決ま
る間隔で交互に時間軸上に並べ替えて合成する回路であ
る。この時分割信号合成回路６は、クロックＣＬＫのタ
イミングで動作するようになっている。
６は、上記の１ビットディジタル信号Ｓ1 (I) と、１ビ
ットディジタル信号Ｓ2 (I) が反転回路５で状態を反転
した１ビットディジタル信号Ｓ2 ’(I) とを、ゲートタ
イミング制御回路７で生成されたタイミング信号で決ま
る間隔で交互に時間軸上に並べ替えて合成する回路であ
る。この時分割信号合成回路６は、クロックＣＬＫのタ
イミングで動作するようになっている。
【００３３】第２時間比率設定手段としてのゲートタイ
ミング制御回路７は、クロックＣＬＫを分周して得た周
期ΔＴのパルスのデューティを制御することにより、時
分割信号合成回路６での時分割の時間比率を決定するタ
イミング信号を発生する回路であり、そのタイミング信
号の時間比率を可変設定するようになっている。
ミング制御回路７は、クロックＣＬＫを分周して得た周
期ΔＴのパルスのデューティを制御することにより、時
分割信号合成回路６での時分割の時間比率を決定するタ
イミング信号を発生する回路であり、そのタイミング信
号の時間比率を可変設定するようになっている。
【００３４】上記の構成において、信号源１から出力さ
れる１ビットディジタル信号Ｓ1 (I) は、例えば図５に
示すように、サンプリング周期ΔＴ毎に“０”または
“１”の信号Ｌ1 ・Ｌ2 ・Ｌ3 …が連続して形成される
Ｌｃｈ信号である。また、信号源２から出力される１ビ
ットディジタル信号Ｓ2 (I) は、サンプリング周期ΔＴ
毎に“０”または“１”のいずれかの状態になるが、反
転回路５により元の信号に対し状態が反転した信号
Ｒ1 ’・Ｒ2 ’・Ｒ3 ’…（Ｒ’ｃｈ信号）からなる１
ビットディジタル信号Ｓ2 ’(I) になる。
れる１ビットディジタル信号Ｓ1 (I) は、例えば図５に
示すように、サンプリング周期ΔＴ毎に“０”または
“１”の信号Ｌ1 ・Ｌ2 ・Ｌ3 …が連続して形成される
Ｌｃｈ信号である。また、信号源２から出力される１ビ
ットディジタル信号Ｓ2 (I) は、サンプリング周期ΔＴ
毎に“０”または“１”のいずれかの状態になるが、反
転回路５により元の信号に対し状態が反転した信号
Ｒ1 ’・Ｒ2 ’・Ｒ3 ’…（Ｒ’ｃｈ信号）からなる１
ビットディジタル信号Ｓ2 ’(I) になる。
【００３５】一方、ゲートタイミング制御回路７では、
例えばサンプリング周期ΔＴを３：１に分割する時間比
率のタイミング信号が発生する。このタイミング信号
は、時分割信号合成回路６に出力される。
例えばサンプリング周期ΔＴを３：１に分割する時間比
率のタイミング信号が発生する。このタイミング信号
は、時分割信号合成回路６に出力される。
【００３６】上記の１ビットディジタル信号Ｓ1 (I) ・
Ｓ2 ’(I) は、時分割信号合成回路３で、サンプリング
周期ΔＴの間隔でラッチされ、上記のタイミング信号に
したがって時間軸上に交互に並べ替えられる。この結
果、図４に示すように、１ビットディジタル信号Ｓ
1 (I) ・Ｓ2 ’(I) が３ΔＴ／４：ΔＴ／４の時間比率
で合成された合成信号ＳO (I) が得られる。この合成信
号ＳO (I) は、Ｌｃｈ信号からＬｃｈ信号の１／３の時
間間隔のＲ’ｃｈ信号が減算されて合成された信号
〔（３Ｌ−Ｒ’）／４信号〕となる。
Ｓ2 ’(I) は、時分割信号合成回路３で、サンプリング
周期ΔＴの間隔でラッチされ、上記のタイミング信号に
したがって時間軸上に交互に並べ替えられる。この結
果、図４に示すように、１ビットディジタル信号Ｓ
1 (I) ・Ｓ2 ’(I) が３ΔＴ／４：ΔＴ／４の時間比率
で合成された合成信号ＳO (I) が得られる。この合成信
号ＳO (I) は、Ｌｃｈ信号からＬｃｈ信号の１／３の時
間間隔のＲ’ｃｈ信号が減算されて合成された信号
〔（３Ｌ−Ｒ’）／４信号〕となる。
【００３７】このように、本実施例の信号合成装置で
は、前記の実施例１と同様、１ビットディジタル信号を
時分割で合成するようになっているので、信号合成の処
理を簡単に行うことができるとともに、元の信号を復元
することが可能になる。
は、前記の実施例１と同様、１ビットディジタル信号を
時分割で合成するようになっているので、信号合成の処
理を簡単に行うことができるとともに、元の信号を復元
することが可能になる。
【００３８】さらに、本信号合成装置は、ゲートタイミ
ング制御回路７により時分割信号合成回路６における時
分割の時間比率を変更しうるようになっているので、任
意の比率で信号合成を行うことができる。
ング制御回路７により時分割信号合成回路６における時
分割の時間比率を変更しうるようになっているので、任
意の比率で信号合成を行うことができる。
【００３９】
【発明の効果】本発明の信号処理装置は、以上のよう
に、１ビットディジタル信号のサンプリング周期を分割
する所定の時間比率を設定する時間比率設定手段と、複
数の１ビットディジタル信号を上記時間比率設定手段で
設定された時間比率によりサンプリング周期毎に時分割
で合成する合成手段とを備えている構成であるので、簡
単な処理で信号合成を行うことができる。また、時分割
で信号合成を行うことにより元の信号の情報が保存され
るので、合成後の信号から元の信号を復元することが可
能になる。したがって、この信号処理装置によれば、簡
単な構成で信号合成を行うことができるとともに、信号
の復元を容易に行うことができるという効果を奏する。
に、１ビットディジタル信号のサンプリング周期を分割
する所定の時間比率を設定する時間比率設定手段と、複
数の１ビットディジタル信号を上記時間比率設定手段で
設定された時間比率によりサンプリング周期毎に時分割
で合成する合成手段とを備えている構成であるので、簡
単な処理で信号合成を行うことができる。また、時分割
で信号合成を行うことにより元の信号の情報が保存され
るので、合成後の信号から元の信号を復元することが可
能になる。したがって、この信号処理装置によれば、簡
単な構成で信号合成を行うことができるとともに、信号
の復元を容易に行うことができるという効果を奏する。
【００４０】また、本発明の他の信号処理装置は、１ビ
ットディジタル信号のサンプリング周期を分割する時間
比率を可変設定する時間比率設定手段と、複数の１ビッ
トディジタル信号を上記時間比率設定手段で設定された
時間比率によりサンプリング周期毎に時分割で合成する
合成手段とを備えている構成であるので、上記の信号処
理装置と同様、簡単な処理で信号合成を行うことができ
るとともに、合成後の信号から元の信号を復元すること
ができるという効果を奏する。加えて、この信号合成装
置によれば、合成の時間比率を任意に設定し得るので、
目的に応じた割合で信号合成を行うことができ、より実
用性の高い信号合成を行うことができるという効果を奏
する。
ットディジタル信号のサンプリング周期を分割する時間
比率を可変設定する時間比率設定手段と、複数の１ビッ
トディジタル信号を上記時間比率設定手段で設定された
時間比率によりサンプリング周期毎に時分割で合成する
合成手段とを備えている構成であるので、上記の信号処
理装置と同様、簡単な処理で信号合成を行うことができ
るとともに、合成後の信号から元の信号を復元すること
ができるという効果を奏する。加えて、この信号合成装
置によれば、合成の時間比率を任意に設定し得るので、
目的に応じた割合で信号合成を行うことができ、より実
用性の高い信号合成を行うことができるという効果を奏
する。
【図１】本発明の一実施例に係る信号合成装置の概略構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の信号合成装置における時分割信号合成回
路の一具体例を示す回路図である。
路の一具体例を示す回路図である。
【図３】２つの１ビットディジタル信号および図１の信
号合成装置により合成された信号を示す説明図である。
号合成装置により合成された信号を示す説明図である。
【図４】本発明の他の実施例に係る信号合成装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図５】２つの１ビットディジタル信号および図４の信
号合成装置により合成された信号を示す説明図である。
号合成装置により合成された信号を示す説明図である。
【図６】従来のアナログ式の信号合成装置を示す回路図
である。
である。
【図７】従来の他のアナログ式の信号合成装置を示す回
路図である。
路図である。
【図８】従来のディジタル式の信号合成装置を示す回路
図である。
図である。
３，６ 時分割信号合成回路 ４，７ ゲートタイミング制御回路
Claims (2)
- 【請求項１】 １ビットディジタル信号のサンプリング
周期を分割する所定の時間比率を設定する時間比率設定
手段と、 複数の１ビットディジタル信号を上記時間比率設定手段
で設定された時間比率によりサンプリング周期毎に時分
割で合成する合成手段とを備えていることを特徴とする
信号処理装置。 - 【請求項２】 １ビットディジタル信号のサンプリング
周期を分割する時間比率を可変設定する時間比率設定手
段と、 複数の１ビットディジタル信号を上記時間比率設定手段
で設定された時間比率によりサンプリング周期毎に時分
割で合成する合成手段とを備えていることを特徴とする
信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23102892A JP3334912B2 (ja) | 1992-08-31 | 1992-08-31 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23102892A JP3334912B2 (ja) | 1992-08-31 | 1992-08-31 | 信号処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002121585A Division JP3513508B2 (ja) | 2002-04-24 | 2002-04-24 | 記録再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685683A JPH0685683A (ja) | 1994-03-25 |
| JP3334912B2 true JP3334912B2 (ja) | 2002-10-15 |
Family
ID=16917139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23102892A Expired - Lifetime JP3334912B2 (ja) | 1992-08-31 | 1992-08-31 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334912B2 (ja) |
-
1992
- 1992-08-31 JP JP23102892A patent/JP3334912B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685683A (ja) | 1994-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825899A (en) | Audio data processing apparatus | |
| JPH057130A (ja) | Ｐｃｍデイジタルオーデイオ信号再生装置 | |
| JPS63245129A (ja) | デジタルアナログ変換器 | |
| JPH04289900A (ja) | デジタルピッチシフター | |
| JPH0846486A (ja) | ディジタルフィルタ回路とその信号処理方法 | |
| JP3334912B2 (ja) | 信号処理装置 | |
| JP3513508B2 (ja) | 記録再生装置 | |
| JPS6017119B2 (ja) | 人工残響装置 | |
| JPH0681051B2 (ja) | デジタルアナログ変換方式 | |
| JPS63204303A (ja) | デイジタル信号処理方法 | |
| JP3304611B2 (ja) | オーディオ信号処理装置 | |
| JPH0687531B2 (ja) | ビット−シリアル信号スケーリング装置及びディジタル信号振幅制御装置 | |
| JP4128109B2 (ja) | デジタルシグナルプロセッサ | |
| JP2525218B2 (ja) | 積分回路 | |
| JPS58206300A (ja) | 音響再生装置 | |
| JPH08292764A (ja) | 信号切換装置 | |
| JPH0716145B2 (ja) | ディジタルトランスバーサルフィルタ | |
| JPS58159586A (ja) | 残響装置 | |
| JPH0325796B2 (ja) | ||
| JPH02261213A (ja) | デジタルフィルタ | |
| JPH02132497A (ja) | デジタル信号処理装置及びその信号処理方法 | |
| JPH04280107A (ja) | 任意波形発生器 | |
| JP2000308199A (ja) | 信号処理装置および信号処理装置の製造方法 | |
| JPH07282380A (ja) | ディジタル信号の平滑処理装置 | |
| JPH0419725B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070802 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090802 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090802 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100802 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110802 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110802 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120802 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120802 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130802 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130802 Year of fee payment: 11 |