JP3334912B2 - 信号処理装置 - Google Patents
信号処理装置Info
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Description
理で合成して扱うことができるようにした信号処理装置
および信号処理方法に関するものである。
を合成して合成信号を得るには、アナログ信号とディジ
タル信号とで以下のようにして処理が行われていた。
は図7に示すようなアナログ演算回路を用いて信号合成
を行う。図6に示す加算回路は、演算増幅器11の反転
入力端子に並列に設けられた抵抗R11・R12が接続され
るとともに、演算増幅器11の反転入力端子と出力端子
との間に抵抗R13が接続されており、反転増幅回路とし
て構成されている。この加算回路では、抵抗R11〜R13
の抵抗値が全て等しく設定されている場合、入力信号V
1 ・V2 が、それぞれ抵抗R11・R12側に入力される
と、V01=−(V1 +V2 )なる合成信号V01が得られ
る。
21の反転入力端子と非反転入力端子とにそれぞれ抵抗
R21・R22が接続され、演算増幅器21の反転入力端子
と出力端子との間に抵抗R23が接続されており、さら
に、上記の非反転入力端子が抵抗R24を介して接地され
ており、差動増幅回路として構成されている。この減算
回路では、抵抗R21〜R24の抵抗値が全て等しく設定さ
れている場合、入力信号V1 ・V2 が、それぞれ抵抗R
21・R22側に入力されると、V02=V2 −V1 なる合成
信号V02が得られる。
ト)でディジタル化されたディジタル信号の場合、図8
に示すようなディジタル信号処理回路(DSP)31を
用いて信号合成を行う。このディジタル信号処理回路3
1は、ソフトウェアにより演算処理を行う演算処理部3
2を有している。例えば、この演算処理部32内では、
ソフトウェアによる演算処理を実行する機能を有するこ
とにより、見掛け上、入力信号S1 (I) ・S2 (I) に所
定の係数を乗算する乗算器33・34と、これらの演算
結果を加算する加算器35とを備えた構成になってい
る。
は、乗算器33・34と加算器35とによる演算の組合
せで、入力信号S1 (I) ・S2 (I) に対し加減乗除の演
算処理を行うことが可能であり、その演算処理により合
成信号SO (I) が得られる。
ログ信号を合成する回路およびディジタル信号を合成す
る回路の場合、それぞれ次のような問題点があった。
雑になる。
の特性のばらつきによって十分な信号合成の精度を得る
ことができない。回路素子の特性は、温度や湿度等の周
囲の環境条件によってもばらつくので、十分な信号合成
の精度を得るには、この点に関しても考慮する必要があ
る。また、そのうえで十分な精度を得ようとすると、特
性の安定した高価な回路素子を用いる必要がある。
することができない。
ディジタル信号処理回路31を組み込む装置の高価格化
を招来する。
することができない。
のであって、簡単な構成で信号合成を行うとともに、合
成後の信号から元の信号を復元することを目的としてい
る。
は、上記の課題を解決するために、1ビットディジタル
信号のサンプリング周期を分割する所定の時間比率を設
定する時間比率設定手段と、複数の1ビットディジタル
信号を上記時間比率設定手段で設定された時間比率によ
りサンプリング周期毎に時分割で合成する合成手段とを
備えていることを特徴としている。
ットディジタル信号のサンプリング周期を分割する時間
比率を可変設定する時間比率設定手段と、複数の1ビッ
トディジタル信号を上記時間比率設定手段で設定された
時間比率によりサンプリング周期毎に時分割で合成する
合成手段とを備えていることを特徴としている。
は、高速標本化ΔΣ変調等により得られた1ビットディ
ジタル信号を指しており、一般のディジタル信号処理で
用いられているPCM信号とは全く性質を異にしたもの
である。
1ビットディジタル信号を入力信号とする場合、合成手
段により、それぞれのディジタル信号が時間比率設定手
段により設定された所定の時間比率で時分割されて合成
される。例えば、1ビットディジタル信号のサンプリン
グ周期がΔTであり、時間比率がΔT/2の等間隔であ
る場合、その間隔毎のタイミングで1ビットディジタル
信号が交互に並び替えられて合成された信号が得られ
る。このようにして合成された信号には、元の1ビット
ディジタル信号の情報がそのまま保存されるので、元の
1ビットディジタル信号を復元することができる。
に2つの1ビットディジタル信号を入力信号とする場
合、合成手段により、それぞれのディジタル信号が時間
比率設定手段により設定された任意の時間比率で時分割
されて合成される。これにより、任意の間隔で1ビット
ディジタル信号が交互に並び替えられて合成された信号
が得られる。このようにして合成された信号も、上記前
者の信号処理装置で得られた合成信号と同様、元の1ビ
ットディジタル信号の情報がそのまま保存されるので、
元の1ビットディジタル信号を復元することができる。
明すれば、以下の通りである。
すように、信号源1・2と、時分割信号合成回路3と、
ゲートタイミング制御回路4とを備えている。
ィオ信号の左チャンネル(Lch)信号と右チャンネル
(Rch)信号とに対応する1ビットディジタル信号S
1 (I) ・S2 (I) を発生する回路である。信号源1・2
は、クロックCLKのタイミングで動作し、サンプリン
グ周期ΔTの間隔で1ビットディジタル信号S1 (I)・
S2 (I) を出力するようになっている。また、信号源1
・2は、アナログ信号や複数ビット(例えば16ビッ
ト)のディジタル信号に高速標本化ΔΣ変調等の処理を
施して1ビットディジタル信号を発生するようなもので
あってもよい。
3は、上記の1ビットディジタル信号S1 (I) ・S
2 (I) を、ゲートタイミング制御回路4で発生したタイ
ミング信号で決まるΔT/2の間隔で時間軸上に交互に
並べ替えて合成する回路である。この時分割信号合成回
路3も同様に、クロックCLKのタイミングで動作する
ようになっている。
示すようないわゆるロジック回路により構成されてい
る。この回路では、AND回路3aに1ビットディジタ
ル信号S1 (I) と、ゲートタイミング制御回路4からの
タイミング信号とが入力され、AND回路3bに1ビッ
トディジタル信号S2 (I) と、上記タイミング信号がN
OT回路3cにより反転された信号が入力されている。
また、AND回路3a・3bの出力信号はともにOR回
路3dに入力され、このOR回路3dから合成信号SO
(I) が出力されるようになっている。
ミング制御回路4は、クロックCLKを分周してΔTの
周期のパルスを得て、さらに、そのパルスのデューティ
を50%とすることによりΔT/2の間隔のタイミング
信号を発生する回路であり、時分割信号合成回路3にお
ける時分割の時間比率を設定するようになっている。
れる1ビットディジタル信号S1 (I) は、例えば図3に
示すように、サンプリング周期ΔT毎に“0”または
“1”の信号L1 ・L2 ・L3 …が連続して形成される
Lch信号である。また、信号源2から出力される1ビ
ットディジタル信号S2 (I) は、サンプリング周期ΔT
毎に“0”または“1”の信号R1 ・R2 ・R3 …が連
続して形成されるRch信号である。一方、ゲートタイ
ミング制御回路4では、ΔT/2の間隔でタイミング信
号が発生し、このタイミング信号は、時分割信号合成回
路3に出力される。
S2 (I) は、時分割信号合成回路3で、サンプリング周
期ΔTの間隔でラッチされ、上記のタイミング信号にし
たがって時間軸上に交互に並べ替えられる。この結果、
図3に示すように、1ビットディジタル信号S1 (I) ・
S2 (I) が同一の周期ΔT/2で合成された合成信号S
O (I) が得られる。この合成信号SO (I) は、Lch信
号とRch信号とが同等の割合で加算合成されたモノラ
ル信号〔(L+R)/2信号〕となる。
は、1ビットディジタル信号を時分割で合成するように
なっているので、信号合成の処理を簡単に行うことがで
きる。また、信号を時分割で合成することにより合成前
の信号情報が保存され、元の信号を復元することが可能
になる。
説明すれば、以下の通りである。なお、本実施例におい
て、前記の実施例1において説明した回路等と同等の機
能を有する構成要素については、同一の符号を付記して
その説明を省略する。
すように、信号源1・2と、反転回路5と、時分割信号
合成回路6と、ゲートタイミング制御回路7とを備えて
いる。
回路6との間に設けられており、信号源2からの1ビッ
トディジタル信号の状態を反転させる回路である。
6は、上記の1ビットディジタル信号S1 (I) と、1ビ
ットディジタル信号S2 (I) が反転回路5で状態を反転
した1ビットディジタル信号S2 ’(I) とを、ゲートタ
イミング制御回路7で生成されたタイミング信号で決ま
る間隔で交互に時間軸上に並べ替えて合成する回路であ
る。この時分割信号合成回路6は、クロックCLKのタ
イミングで動作するようになっている。
ミング制御回路7は、クロックCLKを分周して得た周
期ΔTのパルスのデューティを制御することにより、時
分割信号合成回路6での時分割の時間比率を決定するタ
イミング信号を発生する回路であり、そのタイミング信
号の時間比率を可変設定するようになっている。
れる1ビットディジタル信号S1 (I) は、例えば図5に
示すように、サンプリング周期ΔT毎に“0”または
“1”の信号L1 ・L2 ・L3 …が連続して形成される
Lch信号である。また、信号源2から出力される1ビ
ットディジタル信号S2 (I) は、サンプリング周期ΔT
毎に“0”または“1”のいずれかの状態になるが、反
転回路5により元の信号に対し状態が反転した信号
R1 ’・R2 ’・R3 ’…(R’ch信号)からなる1
ビットディジタル信号S2 ’(I) になる。
例えばサンプリング周期ΔTを3:1に分割する時間比
率のタイミング信号が発生する。このタイミング信号
は、時分割信号合成回路6に出力される。
S2 ’(I) は、時分割信号合成回路3で、サンプリング
周期ΔTの間隔でラッチされ、上記のタイミング信号に
したがって時間軸上に交互に並べ替えられる。この結
果、図4に示すように、1ビットディジタル信号S
1 (I) ・S2 ’(I) が3ΔT/4:ΔT/4の時間比率
で合成された合成信号SO (I) が得られる。この合成信
号SO (I) は、Lch信号からLch信号の1/3の時
間間隔のR’ch信号が減算されて合成された信号
〔(3L−R’)/4信号〕となる。
は、前記の実施例1と同様、1ビットディジタル信号を
時分割で合成するようになっているので、信号合成の処
理を簡単に行うことができるとともに、元の信号を復元
することが可能になる。
ング制御回路7により時分割信号合成回路6における時
分割の時間比率を変更しうるようになっているので、任
意の比率で信号合成を行うことができる。
に、1ビットディジタル信号のサンプリング周期を分割
する所定の時間比率を設定する時間比率設定手段と、複
数の1ビットディジタル信号を上記時間比率設定手段で
設定された時間比率によりサンプリング周期毎に時分割
で合成する合成手段とを備えている構成であるので、簡
単な処理で信号合成を行うことができる。また、時分割
で信号合成を行うことにより元の信号の情報が保存され
るので、合成後の信号から元の信号を復元することが可
能になる。したがって、この信号処理装置によれば、簡
単な構成で信号合成を行うことができるとともに、信号
の復元を容易に行うことができるという効果を奏する。
ットディジタル信号のサンプリング周期を分割する時間
比率を可変設定する時間比率設定手段と、複数の1ビッ
トディジタル信号を上記時間比率設定手段で設定された
時間比率によりサンプリング周期毎に時分割で合成する
合成手段とを備えている構成であるので、上記の信号処
理装置と同様、簡単な処理で信号合成を行うことができ
るとともに、合成後の信号から元の信号を復元すること
ができるという効果を奏する。加えて、この信号合成装
置によれば、合成の時間比率を任意に設定し得るので、
目的に応じた割合で信号合成を行うことができ、より実
用性の高い信号合成を行うことができるという効果を奏
する。
成を示すブロック図である。
路の一具体例を示す回路図である。
号合成装置により合成された信号を示す説明図である。
構成を示すブロック図である。
号合成装置により合成された信号を示す説明図である。
である。
路図である。
図である。
Claims (2)
- 【請求項1】 1ビットディジタル信号のサンプリング
周期を分割する所定の時間比率を設定する時間比率設定
手段と、 複数の1ビットディジタル信号を上記時間比率設定手段
で設定された時間比率によりサンプリング周期毎に時分
割で合成する合成手段とを備えていることを特徴とする
信号処理装置。 - 【請求項2】 1ビットディジタル信号のサンプリング
周期を分割する時間比率を可変設定する時間比率設定手
段と、 複数の1ビットディジタル信号を上記時間比率設定手段
で設定された時間比率によりサンプリング周期毎に時分
割で合成する合成手段とを備えていることを特徴とする
信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23102892A JP3334912B2 (ja) | 1992-08-31 | 1992-08-31 | 信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23102892A JP3334912B2 (ja) | 1992-08-31 | 1992-08-31 | 信号処理装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002121585A Division JP3513508B2 (ja) | 2002-04-24 | 2002-04-24 | 記録再生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0685683A JPH0685683A (ja) | 1994-03-25 |
JP3334912B2 true JP3334912B2 (ja) | 2002-10-15 |
Family
ID=16917139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23102892A Expired - Lifetime JP3334912B2 (ja) | 1992-08-31 | 1992-08-31 | 信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3334912B2 (ja) |
-
1992
- 1992-08-31 JP JP23102892A patent/JP3334912B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0685683A (ja) | 1994-03-25 |
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