JPH0419725B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、例えばパルス・コード変調
（PCM）オーデイオ処理装置におけるサンプルさ
れたデータ信号のトーン制御を行うための回路に
関するものである。

＜発明の背景＞ オーデイオ信号の低音応答性を調整するための
デイジタル・サンプルされたデータのトーン制御
回路については、リチヤード ジエイ テイラー
氏の英国特許G.B.1385024号明細書中に記載され
ている。この回路は、オーデイオ信号の低音スペ
クトルを通過させるための低域通過フイルタと、
この低域通過フイルタの出力に結合されていて低
域通過濾波されたオーデイオ信号をスケーリング
するマルチプライヤと、オーデイオ信号の低音ス
ペクトルを入力オーデイオ信号に加算あるいはこ
れから減算する合成回路とを含んでいる。低域通
過濾波された信号が入力オーデイオ信号に加算さ
れたか、あるいはこれから減算されたかによつ
て、上記合成された信号はそれぞれオーデイオ信
号スペクトルの低音がブーストされたオーデイオ
信号、あるいはカツトされたオーデイオ信号のい
ずれかを表わす。ブーストあるいはカツトの程度
は、マルチプライヤに与えられる逓倍係数によつ
て決定される。もし、低域通過フイルタが一定の
周波数応答性を持つており（すなわち、一定の
3dB点）、望ましくは比較的簡単な設計（オクタ
ーブあたり6dBあるいは12dBでロールオフする）
のものであれば、カツトあるいはブーストを調整
すると、影響を受けた低音スペクトルの帯域幅を
変化させるという好ましくない影響を与える。一
例として、1kHzの3dB（ゼロ）およびデイケード
あたり20dBのロールオフをもつフイルタについ
て考えてみる。20dBの低音ブーストあるいはカ
ツトに対して影響を受けた低音スペクトルの対域
幅は約10kHzに拡大する。しかしながら、1dBの
低音ブーストあるいはカツトに対しては、影響を
受けた低音スペクトルの帯域幅は約1kHzである。
ブーストあるいはカツトの程度によるこのような
低音スペクトルの変化を防止するために、低域通
過フイルタの3dB周波数を逓倍係数の変化に伴つ
て同時に調整する必要がある。この要求を満たす
ためには、一般に低域通過フイルタに可変利得制
御素子を組み込むことになり、回路が複雑になり
好ましくない。

1982年９月発行の雑誌「ワイヤレス ワールド
（Wireless World）」の第77頁乃至第79頁に掲載
された平田吉松氏の論文「音声再生用の簡単なデ
イジタル・フイルタ（Simple Digital Filter
For Sound Reproduction）」には、やや複雑な
トーン制御回路が示されている。このトーン制御
回路は、いずれもマルチプライヤ素子を含む可変
有限インパルス応答フイルタと可変無限インパル
ス応答フイルタとの継続接続を含んでいる。継続
接続されたフイルタのマルチプライヤ素子に各逓
倍係数を供給することによつて低音のブーストあ
るいはカツトが行われる。逓倍係数を適当に選択
することにより、ブーストあるいはカツトによつ
て影響を受けた低音スペクトルの帯域幅を比較的
一定に維持することが出来る。

この発明は、前記英国特許G.B.1385024号明細
書記載の装置あるいは平田氏の装置のいずれかに
類似した周波数応答性をもつように条件付けられ
ているが、単一の可変マルチプライヤ回路を必要
とするにすぎない比較的万能型のトーン制御回路
を提供することを目的とする。可変マルチプライ
ヤは比較的複雑でしかも高価な回路素子になる傾
向があるので、可変マルチプライヤ素子の数を出
来るかぎり少なくすることが望ましい。

＜発明の概要＞ この発明は、供給された信号の一部をブースト
あるいはカツトするトーン制御回路に関するもの
である。この回路は、極（ポール）とゼロをもつ
ことによつて特徴付けられた伝達関数を実行し、
ブーストを行なうために一定のゼロと少なくとも
１個の可変極とを有し、カツトを行なうために一
定の極と少なくとも１個の可変ゼロとを有するよ
うに選択可能である。この回路は可変マルチプラ
イヤ係数Ｇに応答するマルチプライヤを有し、対
応する一定のゼロあるいは一定の極に関連する可
変極あるいは可変ゼロの位置を決定する。

マルチプライヤはスケーラ定数によつて設定さ
れた周波数応答性を有する伝達関数回路と直列に
結合されている。入力信号はマルチプライヤの入
力に供給される。入力信号は伝達関数回路からの
出力信号と合成されてトーン制御信号が生成され
る。

この発明の特徴によれば、カツトあるいはブー
ストされるべき低周波数スペクトルの帯域幅を比
較的一定に維持したいときには一定の極／ゼロは
低周波数スペクトルの上限、例えば1000Hzに設定
される。この例では、利得係数Ｇは平坦な周波数
応答性に対する値１からより大きな程度のカツト
あるいはブーストに対する１以下の係数Ｇにまで
変化する。

この発明によれば、上記とは逆に低周波数処理
信号スペクトルがより大きな程度のカツトあるい
はブーストに伴つて拡大されることが望ましい場
合は、一定の極／ゼロは例えば70Hzの低周波数に
設定される。この例では、利得係数Ｇは平坦な周
波数応答性に対する１からより大きな程度のカツ
トあるいはブーストに対する１より大きな値にま
で変化する。

＜実施例の説明＞ 第１図は、回路素子を適当に選択することによ
り、直列（シリアル）ビツトあるいは並列（パラ
レル）ビツト・デイジタル信号、あるいはサンプ
ルされたデータ・アナログ信号を処理するのに適
用することの出来るこの発明のトーン制御回路を
示す。第１図の回路では、各々の回路素子の処理
速度と供給された信号のサンプル率とに基いてあ
る回路素子間で補償用遅延を必要とする場合があ
る。回路設計技術者は、何処にこのような補償用
遅延を必要とするか、またその特定の回路網中に
補償用遅延を含ませることが出来るということを
容易に認識することが出来る。

第１図のトーン制御回路は供給された信号の低
周波数応答をカツトあるいはブーストするように
構成されている。処理されるべき信号は入力端子
１０に供給され、さらに加算器２４の一方の入力
端子とスイツチ１２の一方の入力端子とに供給さ
れる。加算器２４の出力端子２６からの処理され
た信号は信号インバータ２５を経てスイツチ１２
の第２の入力端子に供給される。スイツチ１２
は、もし低周波数（低音）のカツトあるいは減衰
を必要とする場合は、端子１０からの入力信号を
回路１３に結合し、もし低周波数ブーストさるい
は増強を必要とする場合は、加算器２４からの出
力を回路１３に結合する。回路１３から発生した
出力は加算器２４の第２の入力端子に供給され
る。利得制御信号Ｇは導線２８を経て、低周波数
のカツトあるいはブーストの程度を決定する回路
１３に供給される。回路１３は次の式(1)によつて
与えられる伝達関数T₁₃を実行する。

T₁₃＝（Ｇ−１）Ｋ／（Ｚ−１＋Ｋ） ……(1) ここで、Ｚは通常のＺ変換変数、Ｋはカツトあ
るいはブーストされる低周波数スペクトルの名目
上の帯域幅を決定するために選択されたスケーラ
定数、Ｇはカツトあるいはブースト減衰／利得定
数である。

回路１３は利得素子１４を有し、その入力端子
はスイツチ１２に結合され、その制御入力端子に
はカツト／ブースト制御信号Ｇが供給される。利
得素子１４はその入力端子に供給された信号を大
きさ（Ｇ−１）で逓倍する。利得素子１４で生成
された出力信号は信号減算器１６の被減数入力端
子に供給され、その減数入力端子は回路１３の出
力接続に結合されている。減算器１６の出力端子
は加算器１８と遅延素子２０とからなる積分器の
入力端子に結合されている。遅延素子２０の入力
端子、出力端子はそれぞれ加算器１８の出力端子
と第２の入力端子に結合されており、該遅延素子
は信号サンプルを１サンプル期間だけ遅延させ
る。

積分器からの出力はスケーリング回路２２に供
給され、該スケーリング回路は積分器からのサン
プルを定数Ｋでスケーリングする。スケーリング
回路２２の出力端子は回路１３の出力接続点にな
つている。

スイツチ１２が入力端子１０を回路１３に結合
されると、入力端子１０と出力端子２６との間の
回路の伝達関数T_Cは次の式(2)によつて表わされ
る。

T_C＝［Ｇ＋（Ｚ−１）／Ｋ］／ ［1k（Ｚ−１）／Ｋ］ ……(2) この関数はＺ＝（１−Ｋ）で一定の極を有し、
この極は周波数領域では次の式(3)によつて近似さ
れる。

f_P＝Ｋ／2πT ……(3) ここでＴはサンプル周期であり、また2πfTは
１よりもかなり小さいとする（ｆは信号の周波数
である）。音声信号に対しては、この後者の条件
はサンプル率が音声帯域の５倍あるいはそれ以上
のときに満足される。

式(2)の伝達関数は可変の単一のゼロを有し、こ
れはＺ＝１−GKすなわち f_O＝GK／2πT ……(4) で生ずる。

低周波数ブーストは加算器２４からの出力を回
路１３に供給することによつて達成される。入力
端子１０と出力端子２６との間の回路に対する伝
達関数T_Bは次の式(5)によつて表わされる。

T_B＝［１＋（Ｚ−１）／Ｋ］／ ［Ｇ＋（Ｚ−１）／Ｋ］ ……(5) この関数はＺ＝１−Ｋで固定されたゼロを有
し、Ｚ＝１−GKで可調整極を有する。伝達関数
T_Bは平坦な周波数応答を中心として関数T_Cと対
称である。

Ｇ＝１の利得係数に対しては、極とゼロとが一
致し、伝達関数は係数１に減少する。この発明の
特徴によれば、カツトまたはブーストされるべき
低周波数スペクトルの帯域幅が比較的一定に維持
されていることが望まれる場合は、低周波数スペ
クトルの上限、たとえば1000Hzで固定された極／
ゼロが設定されるように係数Ｋが選定される。こ
の例では、利得係数Ｇは、平坦な周波数応答に対
する値１からより大きな程度のカツトあるいはブ
ーストに対する１よりも大きな値にまで変化す
る。

この発明の特徴によれば、上記とは逆に低周波
数処理された信号のスペクトルがより大きな程度
のカツトあるいはブーストと共に拡張されること
が望まれる場合は、固定された極／ゼロは例えば
70Hzの低い周波数で達成される。この例では、ス
イツチ１２はブーストを行なうときには入力端子
１０を回路１３に結合するように条件付けられ、
カツトを行なうときには加算器２４からの信号を
回路１３に結合するように条件付けられる。さら
に利得係数Ｇは平坦な周波数応答に対する１から
より大きなカツトあるいはブーストに対する１よ
り大きな値にまで変化する。この構成に対する式
(2)および(5)によつて特定される伝達関数は、それ
ぞれブーストおよびカツトに対する伝達関数とな
る。一般化された形式の交互の周波数応答性が第
４Ａ図および第４Ｂ図に示されている。

第２図は第１図の装置の直列ビツト実行用の装
置で、次にこれを第３図の波形を参照して説明す
る。第２図の実施例は、時間的に最初に現われる
連続サンプルの再下位ビツトLSBと、最後に現
われる符号ビツトとをもつた２の補数２進サンプ
ルを処理するように構成されている。サンプルは
Ｒビツトの幅であると仮定する。装置は、XND
と示された制御信号に応答する出力段を有する符
号拡張シフト・レジスタ６２および７４を含み、
レジスタによつて信号XNDの変化の直前に生ず
るビツト出力を複製する。第３図に示す信号
XNDは各サンプルの発生からサンプル周期の終
了まで各サンプルの符号ビツトすなわちＲ番目の
ビツトを捕獲し複製するようにタイミングがとら
れている。符号拡張関数は、通常の直列ビツト・
シフト・レジスタの出力に結合された
SN74LS373のような透過ラツチ（トランスペア
レント・ラツチ）と共に実行することが出来る。

信号サンプルはF_Sで示されたサンプル・クロツ
クで特定される率で同期的に生ずる。各サンプル
の連続するビツトはφ_Sで示された装置のクロツク
で特定される率で生ずる。

第２図の装置の加算器および減算器は各素子中
で処理される合成された信号に１ビツト期間の処
理遅延を与えるものと仮定する。

後程第５図の例を参照して説明する直列ビツ
ト・マルチプライヤはＱビツト期間の処理遅延を
もつものと仮定する。直列ビツト・デイジタル信
号処理を行なうには、直列ビツト・サンプルが受
ける各ビツト期間の遅延あるいは進みに対して
は、非遅延または非進みサンプルに対してそれぞ
れ２の係数で逓倍または分割することは当業者に
とつてよく知られているところである。従つて、
もしマルチプライヤ５４がＱビツト期間の処理遅
延を与えるならば、マルチプライヤを通過するサ
ンプルに与えられるスケーリング係数は現実にＧ
×2^Qになる。

サンプルを遅延または進めることによつて直列
ビツト・サンプルが２の係数で逓倍または分割さ
れる原理は、第２図の実施例では、例として示さ
れた2^-Lに等しい定数Ｋによつてスケーリングす
ることによつて実行される。

直列ビツト入力サンプルは、第３図に示すクロ
ツクＲの形式のクロツクＲのパルスと一致してサ
ンプル・ビツトが生ずるように端子５０に供給さ
れる。入力サンプルは加算器６８の一方の入力端
子に供給される。端子５０に供給される入力サン
プルのLSBおよびそれに後続するビツトと一致
して、サンプルのLSBとそれに後続するビツト
は回路１３′の出力接続７１に発生する。回路１
３′からの出力サンプルはクロツク（Ｒ＋19）に
よつてシフト・レジスタ６２からクロツクによつ
て出力される。出力レジスタ６２からの出力サン
プルは加算器６８の第２の入力端子に直接供給さ
れる。シフト・レジスタ６２によつて与えられる
サンプルは2^-Lに等しい係数Ｋによつてスケーリ
ングされた回路１３′によつて処理されたサンプ
ルを表わす。加算器６８の処理遅延によつて２で
逓倍された加算器６８からのトーン制御されたサ
ンプルは（Ｒ＋18）ビツト・シフト・レジスタ７
４の入力端子に供給され、（Ｒ＋19）クロツク・
パルスのバーストを有する信号クロツクによつて
そのレジスタにクロツク入力される。レジスタ７
４のビツト数よりも１以上多いパルスを有するこ
のクロツク信号は加算器６８からの出力サンプル
を分割して、出力サンプルを適正に長さ調整、す
なわち再規格化する。

入力端子５０とスイツチ８０（第１図のスイツ
チ１２に対応）との間には２ビツト期間遅延レジ
スタ５２が結合されている。遅延レジスタ５２は
スイツチ８０への入力路中に結合されていて、加
算器６８およびスイツチ８０への中の帰還路中の
２の補数インバータ６９の処理遅延を補償してい
る。従つて、装置の入力サンプル、出力サンプル
のいずれが回路１３′結合されていても、これら
のサンプルは４の係数で逓倍される。回路１３′
への入力サンプルはＱビツト帰還の処理遅延をも
つたマルチプライヤ５４の直列入力端子に供給さ
れるＧ×2^Qで逓倍されたマルチプライヤ５４から
の出力サンプルは減算器５８の被減数入力端子に
供給される。回路１３′への入力サンプルはまた
Ｑビツト遅延レジスタ５６に供給され、該Ｑビツ
ト遅延レジスタ５６の出力は減算器５８の減数入
力端子に供給される。遅延レジスタ５６はマルチ
プライヤ５４のＱビツト処理遅延を補償し、また
入力サンプルに2^Qの利得を与える。減算器５８か
らの出力サンプルは、入力端子５０に供給された
サンプルの値の2³×2^Q×（Ｇ−１）倍に等しい。
第１図の利得素子１４の出力に相当する減算器５
８の出力端子は加算器６０の第１入力端子に結合
されている。加算器６０の出力端子はシフト・レ
ジスタ６２の入力端子に結合されている。

第２図のシフト・レジスタ６２は第１図の遅延
素子２０に相当する。遅延素子２０に供給される
サンプルは該遅延素子２０の出力の（１−Ｋ）倍
とマルチプライヤ１４の出力との和になる。第２
図の例では、Ｋは2^-Lに等しい。

第２図ではシフト・レジスタ６２（遅延素子）
への入力は加算器６０によつて与えられる。加算
器６０への１つの入力は、（Ｇ−１）2^Q+3で逓倍
された入力サンプルを与える減算器５８の出力で
ある。加算器６０への他の入力はシフト・レジス
タ６２からの帰還信号である。しかしながら、減
算器５８からのサンプルは過剰利得係数2^Q+3で修
正されるので、シフト・レジスタ６２からの帰還
信号もまた修正されなければならない。

シフト・レジスタ６２からの出力信号S_Dは減算
器７０の減数入力端子に直接供給され、またＬビ
ツト・シフト・レジスタ７０を介して減算器７０
の被減数入力端子に供給される。減算器７０の出
力O_Sは次式によつて与えられる。

O_S＝２（2^LS_D） ……(6) ＝２（2^L−１）S_D） ……(7) レジスタ６２からのサンプルS_Dはレジスタ６２
へのサンプル入力S_Iを係数2^-Lで逓倍したもので
ある。従つて、サンプルS_D＝2^-LS_Iで、サンプル
O_Sは次式によつて表わされる。

O_S＝２（１−2^-L）S_I ……(8) O_S＝２（１−Ｋ）S_I ……(9) 減算器７０によつて生成された出力サンプルは
補償シフト・レジスタ６０によつて加算器６０の
第２の入力端子に供給される。シフト・レジスタ
は、減算器７０によつて与えられるサンプルの利
得係数を減算器５８によつて与えられるサンプル
の過剰利得係数2^Q+3によつて平衡化するために挿
入されている。従つて、シフト・レジスタ６４は
（Ｑ＋２）ビツト期間の遅延を与えるように構成
されている。

加算器６０からシフト・レジスタ６２に供給さ
れたサンプルは２×2^Q+3すなわち2^Q+4の過剰利得
をもつている。ここで、追加された係数２は加算
器６０中の処理遅延により生ずるものである。

2^Q+4の利得係数は加算器６０から供給されるサ
ンプルのＱ＋４ビツトの遅延として表わされる。
従つて、加算器６０からの各サンプルのLSBは
Ｑ＋４番目のパルスまで発生しない。別のＲクロ
ツク・パルスは、Ｒビツト・サンプルが加算器６
０から完全に出力される前に発生しなければなら
ない。加算器６０からシフト・レジスタ６２へク
ロツクするために信号クロツク（Ｒ＋19）が使用
され、サンプルのLSBが（Ｒ＋19）番目のクロ
ツク・パルスでシフト・レジスタの出力段に内在
するのであれば、シフト・レジスタ６２はＲ＋
（19−［Ｑ＋４］）すなわちＲ＋15−Ｑ段含む必要
がある。しかしながら、レジスタ６２によつて供
給されるサンプルを係数2^-Lでスケーリングする
ために、シフト・レジスタはＬ段少ない段数、す
なわちＲ＋15−Ｑ−Ｌ段に構成されている。これ
は、シフト・レジスタに供給されたサンンプルの
ビツトをＬだけ下位のビツト位置にシフトする効
果をもつている。

第２図の回路は、上記の説明のようにシフト・
レジスタ６２からの出力サンプルを２の整数乗で
ある係数Ｋでスケーリングすることのみ出来ると
いう制限付きで、一般化された第１図の回路が例
えば並列ビツト・デイジタル・サンプルされたデ
ータ信号について実行したのと同様に直列ビツト
のサンプルされたデータ信号について同様な関数
を実行することが出来る。しかしながら、より正
確なＫの関数を必要とするならば、素子６４，７
０および７２をより一般的なマルチプライヤ回路
と置換えることも出来る。

第５図は第２図の回路のマルチプライヤ５４用
として使用することの出来る直列ビツト利得素子
を示す。第５図の利得素子は22.6dBの範囲をも
つており、1.5dBの割合で変化する。最大利得係
数は2⁹である。従つて、Ｑが９に等しくセツトさ
れていると、第２図の装置で使用される第５図の
利得素子の実効利得は、1.5dBきざみで１（0dB）
から38×2^-9までの範囲を持つようになる。

利得素子は粗利得マルチプライヤ／デイバイダ
１００と微細マルチプライヤ／デイバイダ１５０
とを含んでいる。粗マルチプライヤ／デイバイダ
１００は２個の論理信号Ｃ３とＣ２とによつて制
御され、ステツプ当り6dBの利得解像度をもつて
いる。微細マルチプライヤ／デイバイダ１５０は
２個の論理信号Ｃ１とＣ０とによつて制御され、
上記粗マルチプライヤ／デイバイダ１００の出力
を４個の値38、46、54、64のうちの１つによつて
逓倍する。これらの一連の大きくなる値の連続す
る値相互間の差は約1.5dBで、この差は微細マル
チプライヤ／デイバイダ１５０の利得解像度を決
定する。

粗マルチプライヤ／デイバイダ１００は継続接
続された遅延レジスタ１０２、マルチプレクサ１
０４、遅延レジスタ１０６およびマルチプレクサ
１０８を含んでいる。遅延レジスタ１０２，１０
６はそれらに供給されるサンプルをそれぞれ２ビ
ツト、１ビツトの遅延量づつ遅延させる。マルチ
プレクサは、連続し且つ00、01、10、11に等しい
論理値C2C3に対して粗マルチプライヤ／デイバ
イダ１００が入力サンプルをそれぞれ３、２、
１、０ビツトづつ遅延させるように構成されてい
る。従つて、00、01、10、11に等しい制御値
C3C2に対して粗マルチプライヤ／デイバイダは
2³、2²、2¹、2⁰の利得を与える。

微細マルチプライヤ／デイバイダ１５０は継続
接続された遅延レジスタ２００、第１の減算器２
０２、第２の減算器２０４、遅延レジスタ２０６
および第３の減算器２０８を含んでいる。第１、
第２、第３の減算器の減数入力端子はそれぞれゲ
ート回路２１０，２１１，２１４を経て微細マル
チプライヤ／デイバイダ１５０の入力端子１９９
に結合されている。ゲート回路２１０は制御信号
Ｃ１が論理１のとき付勢され、ゲート回路２１１
は制御信号Ｃ０が論理１のとき付勢され、ゲート
回路２１４は制御信号Ｃ０またはＣ１のいずれか
が論理１のとき付勢される。

遅延レジスタ２００および２０６はそれぞれ２
ビツト、１ビツトの遅延を与える。３個の減算器
は各々１ビツト期間の処理遅延を持つていると仮
定する。ゲート回路２１０，２１１，２１４がす
べて消勢されていると（連続制御信号Ｃ１Ｃ０が
00に等しい）、微細マルチプライヤ／デイバイダ
１５０は単にサンプルを６ビツト期間だけ遅延さ
せ且つ2⁶の利得を与えるだけである。従つて、全
ての制御信号Ｃ３，Ｃ２，Ｃ１，Ｃ０のすべてが
論理０であると、粗マルチプライヤ／デイバイダ
と微細マルチプライヤ／デイバイダの総合利得は
2³×2⁶すなわち2⁹になる。

制御信号Ｃ１が論理高レベル、制御信号Ｃ０が
論理低レベルの場合について考えてみる。この条
件のもとでは、ゲート回路２１０および２１４は
付勢され、ゲート回路２１１は消勢される。ゲー
ト回路２１０は端子１９９における入力サンプル
を減算器２０２の減数入力に供給する。減算器２
０２の被減数入力は遅延レジスタ２００によつて
入力端子１９９に結合され、２ビツト遅延レジス
タ２００によつて2²で逓倍された端子１９９にお
ける入力サンプルに等しい。この条件での減算器
２０２の出力は入力サンプルの２×（2²−１）倍
になる。減算器２０８への被減数入力は、素子２
０４および２０６によつて挿入された１ビツト遅
延によつて４で逓倍された減算器２０２からの出
力に等しい。減算器２０９への減数入力は入力サ
ンプルである。制御信号Ｃ１が高レベルに対する
減算器２０８への減数入力は、２×［８×（2²−
１）−１］すなわち46で逓倍された入力サンプル
である。

上記とは違つて、もしゲート回路２１１もまた
付勢されると（制御信号Ｃ１、Ｃ０共に論理１）、
減算器２０４は減算器２０２の出力から端子１９
９の入力サンプルを減算するように条件付けられ
る。減算器２０４の出力は入力サンプルの２［２
（2^-2−１）−１］倍になる。入力サンプルは減算
器２０８によつてこの値の２倍から減算され、該
減算器２０８は入力サンプルの２｛４［２（2^-2−
１）−１］−１｝倍、すなわち38倍の値の出力を発
生する。最後に、付勢されたゲート回路２１４お
よび２１１と消勢されたゲート回路２１０に対し
て（制御信号Ｃ０，Ｃ１はそれぞれ論理１、論理
０に等しい）、入力サンプルは減算器２０４にお
いて入力サンプルの2³倍から減算される。従つ
て、減算器２０４の出力は入力サンプルの２（2³
−１）倍になる。この値はレジスタ２０６の遅延
によつて２で逓倍され、減算器２０８に供給され
る。減算器２０８は入力サンプルを減算器２０４
によつて生成された値から減算し、入力サンプル
の２［２×２（2³−１）−１］倍すなわち54倍の値
を生成する。

制御信号Ｃ１，Ｃ０が制御信号Ｃ１Ｃ０を構成
するように連結されていると、Ｃ１Ｃ２が00、
01、10、11に等しい値に対しては、微細マルチプ
ライヤ／デイバイダ１５０によつて得られる利得
はそれぞれ64、54、46、38である。次に、制御信
号Ｃ３Ｃ２Ｃ１Ｃ０を形成するように連結された
制御信号Ｃ３，Ｃ２，Ｃ１，Ｃ０について、また
上記制御信号Ｃ３Ｃ２Ｃ１Ｃ０が２進上昇形式
で、すなわち0000から1111まで２進単位のステツ
プで変化する場合について考察する。

0000から1111までの合成制御信号の単位増分に
対する総合利得は一連の2³×（64、54、46、38）、
2²×（64、54、46、38）、2¹×（64、54、46、38）、
2⁰×（64、54、46、38）を形成する。最大利得は
2³×64すなわち2⁹であり、最小利得は38である。
これらの係数が2^Q×Ｇの形で表わされ、Ｑが９に
等しく設定されると、マルチプライヤの一連のＧ
は、2^-6×（64、54、46、38）、2^-7×（64、54、46、
38）、2^-8（64、54、46、38）、2^-9×（64、54、46、
38）となり、これはＧの最大値１（すなわち0dB）
に相当し、またＧは約1.5dBのステツプで2^-9×38
すなわち−22.59dBの最小値にまで低下する。

もしランダム的な順序で利得値を与えることが
望まれるならば、制御信号Ｃ３Ｃ２Ｃ１Ｃ０をマ
イクロプロツセサ制御装置によつて発生してもよ
い。あるいは、もし利得値を変化分づつ増加ある
いは減少させたい場合には、制御信号Ｃ３Ｃ２Ｃ
１Ｃ０を選択的に付勢される２進アツプ−ダウ
ン・カウンタの並列出力によつて与えてもよい。

第６図は第５図の利得素子を使用したトーン制
御装置を示し、幾つかの積分素子は利得素子と一
体的に組み込まれている。さらに第６図の実施例
は時分割的にマルチプレツクスされたオーデイオ
信号を処理するのと適合させるように付加遅延段
を含んでいる。時分割的にマルチプレツクスされ
たオーデイオ信号を例えば右チヤンネル信号Ｒ
と、左チヤンネル信号Ｌの交番するサンプルのよ
うに構成する。

ここで再びサンプル・ビツトの幅をＲビツト幅
と仮定する。しかし、この例ではサンプル期間は
システムのクロツクφ_Sの35個のパルスを含むと仮
定する。

第６図の装置において、第２図の合成素子６８
に相当する合成素子２６８は加算器ではなく減算
器になつている。このように変更した理由は、第
６図の実施例では、第１図のように合成素子６８
の出力とスイツチ８０との間よりも信号入力と利
得素子との間に２の補数回路２６９を配置するほ
うが便利であるという事実による。さらに第１図
のシフト・レジスタ５２に相当するシフト・レジ
スタ２５２は１ビツト遅延に減少されている。

各々F_S／２のサンプル率で生ずる２個の直列ビ
ツト信号ＬとＲは、２−１型マルチプレクサ２２
９の各入力端子に供給される。これらの２個の信
号は、２分周器２２８を経由するサンプル・クロ
ツクの制御のもとで時分割マルチプレツクスされ
（交番するようにされ）、トーン制御入力２３０に
供給される。マルチプレツクスされた信号は２の
補数回路で補数化され、レジスタ２５２で１ビツ
ト期間だけ遅延され、スイツチ２８０を介して利
得素子２５０に供給される。もしマルチプレツク
スされた信号をMSで表わすと、利得素子２５０
に供給されたサンプルは、素子２６９と２５２に
よつて与えられた反転と遅延とによつて−2MS
に等しくなる。サンプル−2MSは利得素子２５
０でスケーリングされ、利得素子の出力接続３０
０で得られる信号の−2MS（2⁹×Ｇ）に等しい第
１の部分を構成する。利得素子２５０は第５図に
関して説明した回路と同様なものである点に注目
されたい。第６図の利得素子と第５図の利得素子
との違いは加算器２６０と１ビツト期間遅延素子
２６２（第６図）が第５図では２ビツト期間の遅
延を与える遅延素子２００と置換えられている点
である。利得素子２５０の入力から出力へ直列に
通過するサンプルに対して、加算器２５０と遅延
素子２６２は２ビツト期間の遅延素子として作用
する。従つて、利得素子２５０を直列的に通過す
るサンプルに対して、それは第５図の利得素子と
正確に同じように作用し、サンプルを2⁹×Ｇでス
ケーリングする。

信号−2MSはまたスイツチ２８０と接続３０
１とを経て減算器３０２の減数入力に供給され
る。減算器３０２は実効的に信号−2MSを補数
化し、且つそれを１ビツト期間だけ遅延させてそ
の出力に2²MSに等しい信号成分を発生する。こ
の成分は、出力が加算器２６０に結合された２ビ
ツト期間遅延素子３０３に供給される。遅延素子
３０３と利得素子の出力接続３００との間で、こ
の信号成分はさらに６ビツト期間の遅延を受け
る。この信号−2MSは反転され、2⁹でスケーリン
グされて、出力接続３００で得られる信号の第２
の部分＋2MS×2⁹を生成する。第１の部分と第２
の部分との和は−MS×2¹⁰（Ｇ−１）となる。

出力接続３００には減算器３０２の被減数入力
によつて与えられる第３の成分が存在し、これは
次のようにして引き出される。シフト・レジスタ
３０６は（Ｒ＋15）個のパルスを有するクロツク
信号によつてクロツクされるＲ段の符号拡張レジ
スタである。接続点３０８で得られる出力信号
（Ａで表わされている）はレジスタ３０６への入
力信号（Ｂで表わされている）に関して１サンプ
ル期間だけ遅延され、2^-15すなわち、Ｂ＝2¹⁵AZ
でスケーリングされる。接続点３０７で得られる
第２の出力信号は符号拡張ラツチの直前でレジス
タ３０６から得られる。この第２の出力信号は信
号Ａと同じ値を持つが、レジスタ３０６のオーバ
ークロツキングによつて切取られない。接続点３
０７の信号は遅延素子３０５において５ビツト期
間遅延されて（2⁵で逓倍されて）、減算器３０４
に供給され、また接続点３０８で得られる信号は
減算器３０４に直接供給され、その出力は2A（2⁵
−１）に等しくなる。減算器３０４の出力と出力
接続点３００との間で９ビツト期間の遅延を受け
（2⁹で逓倍され）、接続点３００における信号の
2¹⁰A（2⁵−１）に等しい部分を構成する。接続点
３００における全信号は、2¹⁰A（2⁵−１）−2¹⁰MS
（Ｇ−１）になる。この信号は、35段を有し、シ
ステムのクロツクφ_Sでクロツクされるレジスタ３
０９を経てレジスタ３０の入力に供給される。レ
ジスタ３０９を無視すると、レジスタ３０６への
入力における信号Ｂ＝2¹⁵AZは2¹⁰A（2⁵−１）−
2¹⁰MS（Ｇ−１）に等しくなる。上術の回路の伝
達関数Ａ／MSについて解くと、次の式(10)で表わ
されるようになる。

Ａ／MS＝−2^-5（Ｇ−１）／（Ｚ−１＋2^-5）
……(10) この関数は式(1)の形であるが、極性が逆になつ
ている。この極性の違いは減算合成回路２６８に
起因するものである。

入力信号MSと信号Ａは合成回路２６８に供給
され、該合成回路２６８は信号２（MS−Ａ）を
発生する。伝達関数２（MS−Ａ）／MSは次の式
11によつて与えられる。

２（MS−Ａ）／MS＝２(G+(Z-1)/2^-5) ／（１＋（Ｚ−１）／2^-5） ……（11） この伝達関数は式(2)によつて特定される伝達関
数の特別な例である。信号２（MS−Ａ）はレジ
スタ３１２で10ビツト期間遅延され（2¹⁰で逓倍
され）、サンプル期間当り（Ｒ＋11）パルスをも
つたクロツクでＲ段符号拡張レジスタ３１４に導
入される。トーン制御出力であるレジスタ３１４
の出力は１サンプル期間遅延された（MS−Ａ）
すなわち MS(G-(2-1)/2^-5)/１＋（２−１）／2^-5） となる。

上述の結果に到達する過程でレジスタ３０９の
効果を無視したが、これは次の説明により正当な
ものであるとみることが出来る。入力信号は一連
のサンプルL_o-1、R_o-1、L_o、R_o、L_o-1、R_o-1等
をもつた時分割的にマルチプレツクスされた信号
である。第６図の全ての回路素子はゼロにリセツ
トされていると仮定する。第１サンプル期間中、
サンプルL_o-1は利得素子２５０に供給される。第
１サンプル期間の終了時に、スケーリングされた
サンプルL_o-1はレジスタ３０６に留まつており、
レジスタ３０６は値０（ゼロ）でローデイングさ
れている。第２サンプル期間中、サンプルR_o-1
が利得素子２５０供給され、レジスタ３０９でス
ケーリングされたL_o-1サンプルはレジスタ３０６
にクロツク導入される。第２サンプル期間の終了
時に、スケーリングされたL_o-1サンプルはレジス
タ３０６に留まつており、スケーリングされた
R_o-1サンプルはレジスタ３０９に留まつている。
第３サンプル期間中、サンプルL_oは利得素子２
５０に供給され、レジスタ３０６からの処理され
たサンプルL_o-1は合成素子２６８および加算器２
６０においてサンプルL_oと合成される。同時に、
レジスタ３０９中のスケーリングされたサンプル
R_o-1はレジスタ３０６にクロツク導入され、利
得素子２５０からの処理されたサンプル（L_o-1、
L_o）はレジスタ３０９にローデングされる。次
のサンプル期間中、サンプルR_oは利得素子２５
０に供給され、レジスタ３０６からの処理された
サンプルR_o-1は合成素子２６８と加算器２６０
においてサンプルR_oと合成される。それと同時
にレジスタ３０９からの処理されたサンプル
（L_o-1、L_o）はレジスタ３０６にクロツク導入さ
れ、利得素子２５０からの処理されたサンプル
（R_o-1、R_N）はレジスタ３０９にローデイングさ
れる。以下同様に各サンプルがクロツク導入さ
れ、またローデイングされる。レジスタ３０９を
介在させると、マルチプレツクスされた信号の成
分を個々のものとして維持しているが、個々の信
号成分に関するシステムの伝達関数に影響を与え
ない。然し、単一成分信号についは、伝達関数
は、 （MS−Ａ）／MS＝（Ｇ＋Z²−１）／2^-5） ／（１＋（Z²−１）／2^-5） に変化する。

【図面の簡単な説明】

第１図はこの発明を実施した一般化されたトー
ン制御装置のブロツク図、第２図は第１図に示す
トーン制御装置の直列ビツト実効手段のブロツク
回路図、第３図は第２図の回路を説明するのに有
効なクロツク波形のタイミング図、第４Ａ図およ
び第４Ｂ図は第１図の装置の周波数応答性を示す
図、第５図は第２図の回路中で実施することので
きる直列ビツト・マルチプライヤの一部をブロツ
クの形で、一部を概略回路図の形で示した図、第
６図はトーン制御装置の別の直列ビツト実効手段
のブロツク図である。 １０……入力端子、１２……スイツチ、１４…
…可変利得素子、１６……減算器、２２……スケ
ーリング回路、２４……加算器、６……出力端
子、｛１８……加算器、２０……遅延素子｝積分
器。

Claims (1)

1. 【特許請求の範囲】 １ 装置の入力端子および装置の出力端子と、 上記装置の入力端子および出力端子にそれぞれ
   結合された第１の入力端子および出力端子と、第
   ２の入力端子とを有する信号合成回路と、 可変利得素子と積分器とのカスケード結合を含
   み、且つ上記信号合成回路の第２の入力端子に結
   合された出力端子、上記可変利得素子に結合され
   た制御入力端子、および信号入力端子を有する回
   路網と、 上記装置の入力端子あるいは出力端子のいずれ
   かを上記回路網の信号入力端子に選択的に結合す
   るための手段とからなり、 上記装置の入力端子から装置の出力端子に至る
   伝達関数は、上記装置の入力端子が上記回路網に
   結合されているときは、一定の極と上記可変利得
   素子に供給される制御信号によつて制御される可
   変ゼロとを有し、上記装置の出力端子が上記回路
   網に結合されているときは、一定のゼロと上記可
   変利得素子に供給される上記制御信号によつて制
   御される可変極とを有するものである、トーン制
   御装置。