JP2003506954A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
本発明は、分数周波数合成の原理に従って働く周波数シンセサイザに関する。このシンセサイザは、調節することができる整数周波数分割器と、周波数分割器の所望の端数分数比を調節することができる制御装置とからなる。調節値は、積分によって制御回路で生成される。前記値は、分数分割比率の整数構成要素に加算される。この値は、周波数分割器の整数分割比率を調節するために使用され、その結果所望の分数分割比率に対応する分数分割比率をシミュレートすることができる。ＩＩＲ低域フィルタは、１次または高次クラスの積分器として使用される。ＩＩＲフィルタの出口で生成される整数値は、調節値として再注入され、分数構成要素は、フィルタの分数化部分に転送される。
Description
【０００１】
本発明は、主請求項の前提特徴部分による、分数周波数合成の原理に従って働
く周波数シンセサイザに関する。
く周波数シンセサイザに関する。
【０００２】
このタイプのシンセサイザは、（例えば公告特許明細書第１９６４００７２号
より）当技術分野で周知である。周知のシンセサイザの場合、その積分器は、い
くつかの直列接続した積分回路からなり、リミッタまたは評価要素が、その積分
回路のフィードバック・ループ中に配置される。これらのリミッタまたは評価要
素は、閉ループ制御回路が安定する程度に制御利得を減少させるのに必要である
。しかしこれは、開制御ループの利得によって定義される、キャリアの近くの量
子化雑音の抑制も減少させる。
より）当技術分野で周知である。周知のシンセサイザの場合、その積分器は、い
くつかの直列接続した積分回路からなり、リミッタまたは評価要素が、その積分
回路のフィードバック・ループ中に配置される。これらのリミッタまたは評価要
素は、閉ループ制御回路が安定する程度に制御利得を減少させるのに必要である
。しかしこれは、開制御ループの利得によって定義される、キャリアの近くの量
子化雑音の抑制も減少させる。
【０００３】
本発明の目的は、安定な閉ループ制御回路を有し、しかも可能な限り高いルー
プ利得を有する上述のタイプのシンセサイザを作成することである。
プ利得を有する上述のタイプのシンセサイザを作成することである。
【０００４】
この目的は、主請求項による周波数シンセサイザによって達成される。有利な
開発が従属請求項によって開示される。
開発が従属請求項によって開示される。
【０００５】
本発明による周波数シンセサイザの場合、周知のＩＩＲ低域フィルタの使用に
より、周波数分割器上の変調を必要以上に増加させることなく、高ループ利得と
安定な閉ループ制御回路の両方が可能となる。フィードバック・ループ中の制限
要素は回避され、補正値の整数構成要素が入力に直接再注入される。ＩＩＲ（無
限インパルス応答）フィルタは、当技術分野で周知であり、例えばＨ． Ｇｏｅ
ｔｚの著書「本Ｅｉｎｆｕｅｈｒｕｎｇ ｉｎ ｄｉｅ ｄｉｇｉｔａｌｅ Ｓ
ｉｇｎａｌｖｅｒａｒｂｅｉｔｕｎｇ（デジタル信号処理入門）」、Ｔｅｕｂｎ
ｅｒ Ｓｔｕｄｉｅｎｓｋｒｉｐｔｅｎの２２０ページにより十分に記載されて
いる。ＩＩＲフィルタの乗算器の細密調整機能によって、制御特性の最適な調節
、したがって最大の高ループ利得を達成することが可能であり、周波数分割器上
の変調を必要以上に増加させることなく、キャリア近くの量子化雑音の最適な抑
制が可能となる。周波数分割器上の少量の変調により、非常に小さい分割因子の
調節が可能となり、位相雑音および調節速度に関する利点がもたらされる。位相
応答および減衰特性の最適化によって、安定な閉ループ制御回路が達成されるよ
うに制御ループを設計することができる。選択されるフィルタ係数によって、量
子化雑音の雑音プロフィルを適切に調節することができる。フィルタの次数は、
レジスタおよび乗算器の数量によって決定される。例えば２次フィルタを用いて
、キャリア上の量子化雑音の低減を約２０ｄＢ／ｄｅｃａｄｅの比率で達成する
ことが可能であり、３次フィルタを用いて４０ｄＢ／ｄｅｃａｄｅの低減を達成
することが可能であり、以下同様である。原理上、フィルタの次数は、閉ループ
制御回路に対する定格規則（ｒａｔｉｎｇ ｒｕｌｅ）が観測される限り、必要
なだけ増加させることができる。すなわち、制御帯域幅近くでの位相ずれが、１
８０°未満でなければならない。
より、周波数分割器上の変調を必要以上に増加させることなく、高ループ利得と
安定な閉ループ制御回路の両方が可能となる。フィードバック・ループ中の制限
要素は回避され、補正値の整数構成要素が入力に直接再注入される。ＩＩＲ（無
限インパルス応答）フィルタは、当技術分野で周知であり、例えばＨ． Ｇｏｅ
ｔｚの著書「本Ｅｉｎｆｕｅｈｒｕｎｇ ｉｎ ｄｉｅ ｄｉｇｉｔａｌｅ Ｓ
ｉｇｎａｌｖｅｒａｒｂｅｉｔｕｎｇ（デジタル信号処理入門）」、Ｔｅｕｂｎ
ｅｒ Ｓｔｕｄｉｅｎｓｋｒｉｐｔｅｎの２２０ページにより十分に記載されて
いる。ＩＩＲフィルタの乗算器の細密調整機能によって、制御特性の最適な調節
、したがって最大の高ループ利得を達成することが可能であり、周波数分割器上
の変調を必要以上に増加させることなく、キャリア近くの量子化雑音の最適な抑
制が可能となる。周波数分割器上の少量の変調により、非常に小さい分割因子の
調節が可能となり、位相雑音および調節速度に関する利点がもたらされる。位相
応答および減衰特性の最適化によって、安定な閉ループ制御回路が達成されるよ
うに制御ループを設計することができる。選択されるフィルタ係数によって、量
子化雑音の雑音プロフィルを適切に調節することができる。フィルタの次数は、
レジスタおよび乗算器の数量によって決定される。例えば２次フィルタを用いて
、キャリア上の量子化雑音の低減を約２０ｄＢ／ｄｅｃａｄｅの比率で達成する
ことが可能であり、３次フィルタを用いて４０ｄＢ／ｄｅｃａｄｅの低減を達成
することが可能であり、以下同様である。原理上、フィルタの次数は、閉ループ
制御回路に対する定格規則（ｒａｔｉｎｇ ｒｕｌｅ）が観測される限り、必要
なだけ増加させることができる。すなわち、制御帯域幅近くでの位相ずれが、１
８０°未満でなければならない。
【０００６】
以下で実施形態例に関する概略図を参照して、本発明をより十分に説明する。
【０００７】
図１に、基準ブランチに位置する分数周波数分割器３を備える分数周波数合成
の原理に従って働く周波数シンセサイザのブロック回路ダイアグラムを示す。こ
のシンセサイザは、位相調整発振器１、位相検出器２、および位相検出器２と調
節可能周波数発振器１との間の制御線に配置されるループ・フィルタ４からなる
。分数周波数分割器３は、基準周波数源５と位相検出器２との間に配置され、整
数分割比率Ｎに調節することができる。基準周波数ｆｒは、この周波数分割器３
によって係数Ｎで分割されて周波数ｆｉになり、位相検出器２で発振器１の出力
周波数ｆｏと比較される。この発振器１の出力周波数ｆｏは、必要ならば、図示
されていない別の周波数分割器によって分割される。周波数分割器３の分割比率
Ｎは、制御ユニット７を介して調節され、制御ユニット７は、調節装置６を介し
て制御される。整数構成要素Ｐおよび分数構成要素Ｆを用いた所望の分数有理数
分割比率Ｐ、Ｆは、調節装置６で、対応するデジタル値として調節することがで
きる。図２でより完全に説明する制御ユニット７では、加算器８で整数構成要素
Ｐに加えられる補正値Ｋが、分数構成要素Ｆから生成される。周波数分割器３の
因子Ｎは、この加算器８の出力信号９で調節される。
の原理に従って働く周波数シンセサイザのブロック回路ダイアグラムを示す。こ
のシンセサイザは、位相調整発振器１、位相検出器２、および位相検出器２と調
節可能周波数発振器１との間の制御線に配置されるループ・フィルタ４からなる
。分数周波数分割器３は、基準周波数源５と位相検出器２との間に配置され、整
数分割比率Ｎに調節することができる。基準周波数ｆｒは、この周波数分割器３
によって係数Ｎで分割されて周波数ｆｉになり、位相検出器２で発振器１の出力
周波数ｆｏと比較される。この発振器１の出力周波数ｆｏは、必要ならば、図示
されていない別の周波数分割器によって分割される。周波数分割器３の分割比率
Ｎは、制御ユニット７を介して調節され、制御ユニット７は、調節装置６を介し
て制御される。整数構成要素Ｐおよび分数構成要素Ｆを用いた所望の分数有理数
分割比率Ｐ、Ｆは、調節装置６で、対応するデジタル値として調節することがで
きる。図２でより完全に説明する制御ユニット７では、加算器８で整数構成要素
Ｐに加えられる補正値Ｋが、分数構成要素Ｆから生成される。周波数分割器３の
因子Ｎは、この加算器８の出力信号９で調節される。
【０００８】
図２に制御回路７の詳細を示す。制御回路７では、調節した所望の分割比率の
分数構成要素Ｆが積分される。図２に示すように、これは、周知のＩＩＲ低域フ
ィルタによって実施され、ここに示す実施形態例では、２次のＩＩＲ低域フィル
タの形態である。所望の分割比率の分数構成要素Ｆは加算器１０に送達される。
この加算器１０では、フィルタの出力で生成される積分整数補正値Ｋが、フィー
ドバック線１１を介して加算される。再注入された補正値Ｋと入力信号Ｆとの間
の差は、フィルタの第１レジスタ１２に送達される。入力信号Ｆは、レジスタ１
２〜１５によって遅延され、乗算器１７、１８、２０、２１によって重みづけさ
れ、同様に重みづけされた入力信号Ｆに加えられる。レジスタ１２〜１５は、各
ケースで１クロックだけ信号を遅延する遅延要素として設計される。そのような
ＩＩＲ低域フィルタの伝達関数は、係数Ａによって以下のように与えられる。
分数構成要素Ｆが積分される。図２に示すように、これは、周知のＩＩＲ低域フ
ィルタによって実施され、ここに示す実施形態例では、２次のＩＩＲ低域フィル
タの形態である。所望の分割比率の分数構成要素Ｆは加算器１０に送達される。
この加算器１０では、フィルタの出力で生成される積分整数補正値Ｋが、フィー
ドバック線１１を介して加算される。再注入された補正値Ｋと入力信号Ｆとの間
の差は、フィルタの第１レジスタ１２に送達される。入力信号Ｆは、レジスタ１
２〜１５によって遅延され、乗算器１７、１８、２０、２１によって重みづけさ
れ、同様に重みづけされた入力信号Ｆに加えられる。レジスタ１２〜１５は、各
ケースで１クロックだけ信号を遅延する遅延要素として設計される。そのような
ＩＩＲ低域フィルタの伝達関数は、係数Ａによって以下のように与えられる。
【０００９】
したがってフィルタ特性は、乗算器の係数のみによって調節される。
【００１０】
実際には、係数Ａ００およびＡ０１を便宜的に１に等しくする。これによって
加算器２２の整数値から補正値Ｋを直接生成する可能性が生まれる。入力信号Ｆ
の積分値の小数構成要素のみが、レジスタ１４で処理される。これは、整数構成
要素が直接フィードバックによってやはり即座に減算されるのと同じ効果を有す
る。レジスタ１２に対しては、補正値Ｋの整数構成要素が加算器１０での入力信
号Ｆから減算され、レジスタ１２はこの差を制御クロック・パルスと同期して受
け取る。
加算器２２の整数値から補正値Ｋを直接生成する可能性が生まれる。入力信号Ｆ
の積分値の小数構成要素のみが、レジスタ１４で処理される。これは、整数構成
要素が直接フィードバックによってやはり即座に減算されるのと同じ効果を有す
る。レジスタ１２に対しては、補正値Ｋの整数構成要素が加算器１０での入力信
号Ｆから減算され、レジスタ１２はこの差を制御クロック・パルスと同期して受
け取る。
【００１１】
乗算器１６、１７、１８のビット幅は、実質上乗算器１９から２１のビット幅
よりも重要ではない。低周波数の場合、乗算器１９から２１によって利得が決定
され、したがって量子化雑音の抑制も決定される。加えて、十分な周波数活性化
のために、約４０ビットのビット幅が分数構成要素Ｆに対して可能でなければな
らない。このため、図２に示すフィルタの前に、図３に示すような、追加の積分
器２５、すなわちそれ自体の閉ループ制御回路を備える低次であるが高ビット幅
の別のＩＩＲ低域フィルタを接続することは有利である。次いで後続のＩＩＲ低
域フィルタ２６については、量子化雑音を１５０ｄＢに抑制することを達成する
ためにビット幅１６で十分である。第２閉ループ制御回路の補正値は、反転ステ
ージ２３によって示されるように、第１閉ループ制御回路による逆関数の形成に
続いて、第１閉ループ制御回路の値にのみ加えることができる。というのは、第
１閉ループ制御回路２５は、その出力信号に調節されるからである。次いでこの
反転ステージ２３での逆関数の形成に続いて、第１閉ループ制御回路の出力値を
加算し、合計補正値Ｋを形成することが、加算器２４で実施される。
よりも重要ではない。低周波数の場合、乗算器１９から２１によって利得が決定
され、したがって量子化雑音の抑制も決定される。加えて、十分な周波数活性化
のために、約４０ビットのビット幅が分数構成要素Ｆに対して可能でなければな
らない。このため、図２に示すフィルタの前に、図３に示すような、追加の積分
器２５、すなわちそれ自体の閉ループ制御回路を備える低次であるが高ビット幅
の別のＩＩＲ低域フィルタを接続することは有利である。次いで後続のＩＩＲ低
域フィルタ２６については、量子化雑音を１５０ｄＢに抑制することを達成する
ためにビット幅１６で十分である。第２閉ループ制御回路の補正値は、反転ステ
ージ２３によって示されるように、第１閉ループ制御回路による逆関数の形成に
続いて、第１閉ループ制御回路の値にのみ加えることができる。というのは、第
１閉ループ制御回路２５は、その出力信号に調節されるからである。次いでこの
反転ステージ２３での逆関数の形成に続いて、第１閉ループ制御回路の出力値を
加算し、合計補正値Ｋを形成することが、加算器２４で実施される。
【００１２】
図４に、図３に従って事前接続される積分器と、後続の３次ＩＩＲフィルタと
を備えるこのような積分ループの回路全体を示す。したがって量子化雑音の抑制
は、４重積分の量子化雑音の抑制に対応する。第１アダプタの幅は４０ビットで
ある。整数ビットも符号ビットも必要としない。単一積分の場合と同様、けた上
げビットにより、補正値が出力される時が決定される。
を備えるこのような積分ループの回路全体を示す。したがって量子化雑音の抑制
は、４重積分の量子化雑音の抑制に対応する。第１アダプタの幅は４０ビットで
ある。整数ビットも符号ビットも必要としない。単一積分の場合と同様、けた上
げビットにより、補正値が出力される時が決定される。
【００１３】
本発明による原理は、この実施形態例のように、基準ブランチに周波数分割器
を有するシンセサイザの場合と、分割器が位相調整発振器と位相検出器との間の
制御ループに配置されるシンセサイザの場合の両方に適用することができる。
を有するシンセサイザの場合と、分割器が位相調整発振器と位相検出器との間の
制御ループに配置されるシンセサイザの場合の両方に適用することができる。
【図１】
基準ブランチに位置する分数周波数分割器を備える分数周波数合成の原理に従
って働く周波数シンセサイザのブロック回路ダイアグラムを示す図である。
って働く周波数シンセサイザのブロック回路ダイアグラムを示す図である。
【図２】
制御回路の詳細を示す図である。
【図３】
事前接続される積分器を示す図である。
【図４】
事前接続される積分器と、３次ＩＩＲフィルタとを備える積分ループの回路全
体を示す図である。
体を示す図である。
Claims (7)
- 【請求項１】 位相調整発振器（１）と、 位相検出器（２）と、 基準周波数源（５）と、 整数分割比率（Ｎ）に調節することができる周波数分割器（３）と、 周波数分割器（３）の所望の分数有理数分割比率（Ｐ、Ｆ）がデジタル値とし
て調節可能な調節装置（６）と、 補正値（Ｋ）として所望の分数分割比率（Ｐ、Ｆ）の整数構成要素（Ｐ）にその
出力値が加えられる積分器を備える制御回路（７）とを備える、分数周波数合成
の原理に従って働く周波数シンセサイザにおいて、 周波数分割器（３）の整数分割比率（Ｎ）が、所望の分割比率の分数構成要素（
Ｆ）に対応する分数分割比率がシミュレートされ、かつ分割比率の周期的切換え
から得られるキャリアの近くの出力周波数の位相雑音が同時に減少するように、
この補正された出力値（９）で制御される周波数シンセサイザであって、 １次または高次のＩＩＲ低域フィルタが、ＩＩＲフィルタの出力で生成される
積分値の積分器として使用され、整数構成要素のみが補正値（Ｋ）として入力（
１０）に再注入され、再注入された補正値（Ｋ）と分数構成要素（Ｆ）との間の
差が、ＩＩＲ低域フィルタの第１レジスタ（１２）に送達されることを特徴とす
る周波数シンセサイザ。 - 【請求項２】 ＩＩＲ低域フィルタの出力で生成される積分値のうち、整数
構成要素がＩＩＲ低域フィルタの第２レジスタ（１４）に送達されることを特徴
とする請求項１に記載の周波数シンセサイザ。 - 【請求項３】 いくつかの１次または高次のＩＩＲ低域フィルタが次々に直
列に接続され、この列の最後のＩＩＲ低域フィルタの出力からの補正値（Ｋ）が
、この列の入力に再注入されることを特徴とする請求項１または２のいずれかに
記載のシンセサイザ。 - 【請求項４】 いくつかの１次または高次のＩＩＲ低域フィルタが次々に直
列に接続され、各低域フィルタについての補正値がその出力から入力に再注入さ
れることを特徴とする請求項１または２のいずれかに記載のシンセサイザ。 - 【請求項５】 １次または高次のＩＩＲ低域フィルタの前に、別の積分器（
２５）、または後続のＩＩＲ低域フィルタ（２６）よりも多いビット幅を有する
、低次の別のＩＩＲ低域フィルタが直列に接続されることを特徴とする請求項４
に記載のシンセサイザ。 - 【請求項６】 ＩＩＲ低域フィルタが増幅フィルタとして設計されることを
特徴とする請求項１〜５のいずれか一項に記載のシンセサイザ。 - 【請求項７】 ＩＩＲ低域フィルタが、安定なフィードバック閉ループ制御
回路を有するように定格されることを特徴とする請求項１〜６のいずれか一項に
記載のシンセサイザ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19937608A DE19937608A1 (de) | 1999-08-09 | 1999-08-09 | Frequenzsynthesizer |
| DE19937608.5 | 1999-08-09 | ||
| PCT/EP2000/007543 WO2001011784A1 (de) | 1999-08-09 | 2000-08-03 | Frequenzsynthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003506954A true JP2003506954A (ja) | 2003-02-18 |
| JP4418614B2 JP4418614B2 (ja) | 2010-02-17 |
Family
ID=7917770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001515541A Expired - Lifetime JP4418614B2 (ja) | 1999-08-09 | 2000-08-03 | 周波数シンセサイザ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6628172B1 (ja) |
| EP (1) | EP1203451B1 (ja) |
| JP (1) | JP4418614B2 (ja) |
| DE (2) | DE19937608A1 (ja) |
| WO (1) | WO2001011784A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004021421A1 (de) * | 2004-04-30 | 2005-11-24 | Austriamicrosystems Ag | Verfahren zur Bereitstellung eines Hochfrequenz-Ersatzschaltbilds für elektronische Bauteile |
| DE102010027566A1 (de) | 2010-05-18 | 2011-11-24 | Rohde & Schwarz Gmbh & Co. Kg | Signalgenerator mit digitaler Zwischenfrequenz und digitaler Frequenzfeineinstellung |
| KR101901321B1 (ko) * | 2012-06-01 | 2018-09-21 | 삼성전자주식회사 | 클럭 발생기 및 클럭 발생 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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