JPS63148708A - トーン制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、例えばパルス・コード変ａｉ（ＰＣ：Ｍ）
オーディオ処理装置におけるサンプルされたデータ信号
のトーン制御を行うための回路に関するものである。

〈発明の背景〉 オーディオ信号の低音応答性を調整するためのディジタ
ル・サンプルされたデータのトーン制御回路については
、リチャード　ジェイ　ティラー氏の英国特許Ｇ、　８
．１３８５０２４号明細書中に記載されている。この回
路は、オーディオ信号の低音スペクトルを通過させるた
めの低域通過フィルタと、この低域通過フィルタの出力
に結合されていて低域通過濾波されたオーディオ信号を
スケーリングするマルチプライヤと、オーディオ信号の
低音スペクトルを入力オーディオ信号に加算あるいはこ
れから減算する合成回路とを含んでいる。低域通過濾波
された信号が入力オーディオ信号に加算されたか、ある
いはこれから減算されたかによって、上記合成された信
号はそれぞれオーディオ信号スペクトルの低音がブース
トされたオーディオ信号、あるいはカットされたオーデ
ィオ信号のいずれかを表わす、ブーストあるいはカット
の程度は、マルチプライヤに与えられる逓倍係数によっ
て決定される。もし、低域通過フィルタが一定の周波数
応答性を持っており（すなわち、一定の３ｄＢ点）、望
ましくは比較的簡単な設計（オクターブあたり６ｄＢあ
るいは１２ｄＢでロールオフする）のものであれば、カ
ットあるいはブーストを調整すると、影響を受けた低音
スペクトルの帯域幅を変化させるという好ましくない影
響を与える。−例として、Ｉ　ＫＨｚの３ｄＢ点（ゼロ
）およびディケードあたり２０ｄＢのロールオフをもつ
フィルタについて考えてみる。　２０ｄＢの低音ブース
トあるいはカットに対して影響を受けた低音スペクトル
の対域幅は約１０ＫＨｚに拡大する。しかしながら、ｌ
ｄＢの低音ブーストあるいはカットに対しては、影響を
受けた低音スペクトルの帯域幅は約Ｉ　ＫＨｚである。

ブーストあるいはカットの程度によるこのような低音ス
ペクトルの変化を防止するために、低域通過フィルタの
３ｄＢ周波数な逓倍係数の変化に伴って同時に調整する
必要がある。この要求を満たすためには、一般に低域通
過フィルタに可変利得制御素子を組み込むことになり１
回路が複雑になり好ましくない。

１９８２年９月発行の雑誌「ワイヤレス　ワールド（Ｗ
ｉｒｅｌｅｓｓ　Ｗｏｒｌｄ）　Ｊの第７７頁乃至第７
９頁に掲載された平田吉松氏の論文「音声再生用の簡単
なディジタル・フィルタ（Ｓｉｍｐｌｅ　Ｄｉｇｉｔａ
ｌ　ＦｉｌｔｅｒＦｏｒ　５ｏｕｎｄ　Ｒｅｐｒｏｄｕ
ｃｔｉｏｎ）　Ｊには、やや複雑なトーン制御回路が示
されている。このトーン制御回路は、いずれもマルチプ
ライヤ素子を含む可変有限インパルス応答フィルタと可
変無限インパルス応答フィルタとの縦続接続を含んでい
る。縦続接続されたフィルタのマルチプライヤ素子に各
逓倍係数を供給することによりて低音のブーストあるい
はカットが行われる。逓倍係数を適当に選択することに
より、ブーストあるいはカットによって影響を受けた低
音スペクトルの帯域幅を比較的一定に維持することが出
来る。

この発明は、前話英国特許Ｇ　、　３．１３８５０２４
号明細書記載の装置あるいは平田氏の装置のいずれかに
類似した周波数応答性をもつように条件付けられている
が、単一の可変マルチプライヤ回路を必要とするにすぎ
ない比較的万能型のトーン制御回路を提供することを目
的とする。可変マルチプライヤは比較的複雑でしかも高
価な回路素子になる傾向があるので、可変マルチプライ
ヤ素子の数を出来るかぎり少なくすることが望ましい。

〈発明の概要〉 この発明は、供給された信号の一部をブーストあるいは
カットするトーン制御回路に関するものである。この回
路は、局とゼロをもつことによって特徴付けられた伝達
関数を実行し、ブーストな行なうために一定のゼロと少
なくとも１個の可変極とを有し、カットを行なうために
一定の極と少なくとも１個の可変ゼロとを有するように
選択可能である。この回路は可変マルチプライヤ係数Ｇ
に応答するマルチプライヤを有し、対応する一定のゼロ
あるいは一定の極に関連する可変極あるいは可変ゼロの
位置を決定する。

マルチプライヤはスケーラ定数によって設定された周波
数応答性を有する伝達関数回路と直列に結合されている
。入力信号はマルチプライヤの入力に供給される。入力
信号は伝達関数回路からの出力信号と合成されてトーン
制御信号が生成される。

この発明の特徴によれば、カットあるいはブーストされ
るべき低周波数スペクトルの帯域幅を比較的一定に維持
したいときには一定の極／ゼロは低周波数スペクトルの
上限、例えば１０００Ｈｚに設定される。この例では、
利得係数Ｇは平坦な周波数応答性に対する値ｌからより
大きな程度のカットあるいはブーストに対する１以下の
係数Ｇにまで変化する。

この発明によれば、上記とは逆に低周波数処理信号スペ
クトルがより大きな程度のカットあるいはブーストに伴
って拡大されることが望ましい場合は、一定の極／ゼロ
は例えば７０Ｈｚの低周波数に設定される。この例では
、利得係数Ｇは平坦な周波数応答性に対するｌからより
大きな程度のカットあるいはブーストに対するｌより大
きな値にまで変化する。

〈実施例の説明〉 第１図は、回路素子を適当に選択することにより、直列
（シリアル）ビットあるいは並列（パラレル）ビット・
ディジタル信号、あるいはサンプルされたデータ・アナ
ログ信号を処理するのに適用することの出来るこの発明
のトーン制御回路を示す、第１図の回路では、各々の回
路素子の処理速度と供給された信号のサンプル率とに基
いである回路素子間で補償用遅延を必要とする場合があ
る０回路設計技術者は、何処にこのような補償用遅延を
必要とするか、またその特定の回路網中に補償用遅延を
含ませることが出来るということを容易に認識すること
が出来る。

第１図のトーン制御回路は供給された信号の低周波数応
答をカットあるいはブーストするように構成されている
。処理されるべき信号は入力端子１０に供給され、さら
に加算器２４の一方の入力端子とスイッチ１２の一方の
入力端子とに供給される。

加算器２４の出力端子２６からの処理された信号は信号
インバータ２５を経てスイッチ１２の第２の入力端子に
供給される。スイッチ１２は、もし低周波数（低音）の
カットあるいは減衰を必要とする場合は、端子１０から
の入力信号を回路１３に結合し、もし低周波数ブースト
さるいは増強を必要とする場合は、加算器２４からの出
力を回路１３に結合する。

回路１３から発生した出力は加算器２４の第２の入力端
子に供給される。利得制御信号Ｇは導線２８を経て、低
周波数のカットあるいはブーストの程度を決定する回路
１３に供給される０回路１３は次の式（１）によって与
えられる伝達関数ＴＩ３を実行する。

Ｔ　ｔｉ＝　（Ｇ−１）Ｋ／（Ｚ−１＋　Ｋ）　　　　
　争・・（１）ここで、２は通常のＺ変換変数、にはカ
ットあるいはブーストされる低周波数スペクトルの名目
上の帯域幅を決定するために選択されたスケーラ定数、
Ｇはカットあるいはブースト減衰／利得定数である。

回路１３は利得素子１４を有し、その入力端子はスイッ
チ１２に結合され、その制御入力端子比はカット／ブー
スト制御信号Ｇが供給される。利得素子１４はその入力
端子に供給された信号を大きさくＧ−１）で逓倍する。

利得素子１４で生成された出力信号は信号減算器１６の
被減数入力端子に供給され、その減数入力端子は回路１
３の出力接続に結合されている。減算器１６の出力端子
は加算器１８と遅延素子２０とからなる積分器の入力端
子に結合されている。遅延素子２０の入力端子、出力端
子はそれぞれ加算器１８の出力端子と第２の入力端子に
結合されており、該遅延素子は信号サンプルを１サンプ
ル期間だけ遅延させる。

積分器からの出力はスケーリング回路２２に供給され、
該スケーリング回路は積分器からのサンプルを定数にで
スケーリングする。スケーリング回路２２の出力端子は
回路１３の出力接続点になっている。

スイッチ１２が入力端子１０を回路Ｉ３に結合されると
、入力端子ｌＯと出力端子２６との間の回路の伝達関数
Ｔｃは次の式（２）によって表わされる。

Ｔ　ｃ＝　［Ｇ　＋　（Ｚ−１）／Ｋｌ／［１＋　（Ｚ
−１）／Ｋｌ　−−−（２）この関数は２＝（１−Ｋ）
で一定の極を有し、この極は周波数領域では次の式（３
）によって近似される。

ｆ、＝に／２πＴ　　　　　　　　　・・・（３）ここ
でＴはサンプル周期であり、また２πｆＴはｌよりもか
なり小さいとする（ｆは信号の周波数である）、、音声
信号に対しては、この後者の条件はサンプル率が音声帯
域の５倍あるいはそれ以上のときに満足される。

式（２）の伝達関数は可変の単一のゼロを有し、これは
Ｚ　＝　１−ＧＫすなわち ｆ　ｏ　＝　ＧＫ／２πＴ　　　　　　・・・（４）で
生ずる。

低周波数ブーストは加算器２４からの出力を回路１３に
供給することによって達成される。入力端子１０と出力
端子２６との間の回路に対する伝達関数Ｔ、は次の式（
５）によって表わされる。

Ｔ　Ｂ＝　［１＋　（Ｚ−１）／ＫｌバＧ＋　（Ｚ−１
）／Ｋｌ　　−−−（５）この関数は　Ｚ−１−にで固
定されたゼロを有し、Ｚ−１−ＧＫで可調整極を有する
。伝達関数Ｔ８は平坦な周波数応答を中心として関数Ｔ
ｃと対称である。

Ｇ＝１の利得係数に対しては、極′とゼロとが一致し、
伝達関数は係数１に減少する。この発明の特徴によれば
、カットまたはブーストされるべき低周波数スペクトル
の帯域幅が比較的一定に維持されていることが望まれる
場合は、低周波数の上限、たとえば１０００Ｈｚで固定
された極／ゼロが設定されるように係ａＫが選定される
。この例では、利得係数Ｇは、平坦な周波数応答に対す
る値ｌからより大きな程度のカットあるいはブーストに
対する１よりも大きな値にまで変化する。

この発明の特徴によれば、上記とは逆に低周波数処理さ
れた信号のスペクトルがより大きな程度のカットあるい
はブーストと共に拡張されることが望まれる場合は、固
定された極／ゼロは例えば７０　ｔｌ　ｚの低い周波数
で達成される。この例では、スイッチ１２はブーストを
行なうときには入力端子１０を回路１３に結合するよう
に条件付けられ、カットを行なうときには加算器２４か
らの信号を回路１３に結合するように条件付けられる。

さらに利得係数Ｇは平坦な周波数応答に対するｌからよ
り大きなカットあるいはブース、トに対するｌより大き
な値にまで変化する。この構成に対する式（２）および
式（５）によって特定される伝達関数は、それぞれブー
ストおよびカットに対する伝達関数となる。

−膜化された形式の交互の周波数応答性が第４Ａ図およ
び第４Ｂ図に示されている。

第２図は第１図の装置の直列ビット実行用の装置で、次
にこれを第３図の波形を参照して説明する。第２図の実
施例は、時間的に最初に現われる連続サンプルの再下位
ビットＬＳＢと、最後に現われる符号ビットドとをもっ
た２の補数２進サンプルを処理するように構成されてい
る。サンプルはＲビットの幅であると仮定する。装置は
、　ＸＮＤと示された制御信号に応答する出力段を有す
る符号拡張シフト・レジスタ６２および７４を含み、レ
ジスタによって信号ＸＮＤの変化の直前に生ずるビット
出力を複製する。第３図に示す信号ＸＮＤは各サンプル
の発生からサンプル周期の終了まで各サンプルの符号ビ
ットすなわちＲ番目のビットを捕獲し複製するようにタ
イミングがとられている。符号拡張関数は、通常の直列
ビット・シフト・レジスタの出力に結合された５Ｎ７４
ＬＳ：１７３のような透過ラッチ（トランスペアレント
・ラッチ）と共に実行することか出来る。

信号サンプルはＦｓで示されたサンプル・クロックで特
定される率で同期的に生ずる。各サンプルの連続するビ
ットはφ５て示された装置のクロックで特定される率で
生ずる。

第２図の装置の加算器および減算器は各素子中で処理さ
れる合成された信号に１ビット期間の処理遅延を与える
ものと仮定する。

後程第５図の例を参照して説明する直列ビット・マルチ
プライヤはＱビット期間の処理遅延をもつものと仮定す
る。直列ビット・ディジタル信号処理を行なうには、直
列ビット・サンプルが受ける各ビット期間の遅延あるい
は進みに対しては、非遅延または非進みサンプルに対し
てそれぞれ２の係数で逓倍または分割することは当業者
にとってよく知られているところである。従って、もし
マルチプライヤ５４がＱビット期間の処理遅延を与える
ならば、マルチプライヤを通過するサンプルに与えられ
るスケーリング係数は現実にＧｘ２°になる。

サンプルを遅延または進めることによって直列ビット・
サンプルが２の係数で逓倍または分割される原理は、第
２図の実施例では、例として示された２−Ｌに等しい定
数Ｋによってスケ−ソングすることによって実行される
。

直列ビット入力サンプルは、第３図に示すクロック凡の
形式のクロック凡のパルスと一致してすンプル・ビット
が生ずるように端子５０に供給される。入力サンプルは
加算器６８の一方の入力端子に供給される。端子５０に
供給される入力サンプルのＬＳＢおよびそれに後続する
ビットと一致して、サンプルのＬＳＢとそれに後続する
ビットは回路１３′の出力接続７１に発生する。回路１
３′からの出力サンプルはクロック（Ｒ＋１９）によっ
てシフト・レジスタ６２からクロックによって出力され
る。出力レジスタ６２からの出力サンプルは加算器６８
の第２の入力端子に直接供給される。シフト・レジスタ
６２によって与えられるサンプルは２−Ｌに等しい係数
Ｋによってスケーリングされた回路１３′によって処理
されたサンプルを表わす。加算器６８の処理遅延によっ
て２で逓倍された加算器６８からのトーン制御されたサ
ンプルは（Ｒ＋１８）ビット・シフト・レジスタ７４の
入力端子に供給され、（Ｒ＋　＋１９）クロック・パル
スのバーストを有する信号クロックによってそのレジス
タにクロック入力される。レジスタ７４のビット数より
も１以上多いパルスを有するこのクロック信号は加算器
６８からの出力サンプルを分割して、出力サンプルを適
正に長さ調整、すなわち再規格化する。

入力端子５０とスイッチ８０（第１図のスイッチ１２に
対応）との間には２ビット期間遅延レジスタ５２が結合
されている。遅延レジスタ５２はスイッチ８０への入力
路中に結合されていて、加算器６８およびスイッチ８０
への中の帰還路中の２の補数インバータ６９の処理遅延
を補償している。従って、装置の入力サンプル、出力サ
ンプルのいずれが回路１３′結合されていても、これら
のサンプルは４の係数で逓倍される０回路１３′への入
力サンプルはＱビット期間の処理遅延をもったマルチプ
ライヤ５４の直列入力端子に供給されるＧｘ２°で逓倍
されたマルチプライヤ５４からの出力サンプルは減算器
５８の被減数入力端子に供給される。回路１３’への入
力サンプルはまたＱビット遅延レジスタ５６に供給され
、該Ｑビット遅延レジスタ５６の出力は減算器５８の減
数入力端子に供給される。遅延レジスタ５６はマルチプ
ライ￥５４のＱビット処理遅延を補償し、また入力サン
プルに２°の利得を与える。減算器５８からの出力サン
プルは、入力端子に供給されたサンプルの値の２３ｘ　
２Ｑｘ　（Ｇ−１）倍に等しい。第１図の利得素子１４
の出力に相当する減算器５８の出力端子は加算器６０の
第１入力端子に結合されている。加算器６０の出力端子
はシフト・レジスタ６２の入力端子に結合されている。

第２図のシフト・レジスタ６２は第１図の遅延素子２０
に相当する。遅延素子２０に供給されるサンプルは該遅
延素子２０の出力の（ｌ−Ｋ）倍とマルチプライヤ１４
の出力との和になる。第２図の例では、Ｋは２−Ｌ、に
等しい。

第２図ではシフト・レジスタ６２（遅延素子）への入力
は加算器６０によって与えられる。加算器６０への１つ
の入力は、（Ｇ−１）２”’で逓倍された入力サンプル
を与える減算器５８の出力である。加算器６０への他の
入力はシフト・レジスタ６２からの帰還信号である。し
かしながら、減算器５８からのサンプルは過剰利得係数
２００３で修正されるので、シフト・レジスタ６２から
の帰還信号もまた修正されなければならない。

シフト・レジスタ６２からの出力信号ＳＤは減算器７０
の減数入力端子に直接供給され、またＬビット・シフト
・レジスタ７０を介して減算器７０の被減数入力端子に
供給される。減算器７０の出力Ｏｓは次式によって与え
られる。

Ｏｓ　＝　２（２ＬＳｏ−Ｓｏ）　　　　　　”’（６
）＝　２（２’−１）Ｓｏ　　　　　　　・・・（７）
レジスタ６２からのサンプルＳＤはレジスタ６２へのサ
ンプル入力Ｓｆを係数２−Ｌで逓倍したものである。従
って、サンプルＳ　ｏ　”　２−’Ｓｔで、サンプルＯ
Ｓは次式によって表わされる。

Ｏｓ　−２（１−２−Ｌ）Ｓｔ　　　　　　・・（８）
Ｏｓ＝２（１−に）Ｓｌ・・・（９） 減算器７０によって生成された出力サンプルは補償シフ
ト・レジスタ６０によって加算器６０の第２の入力端子
に供給される。シフト・レジスタは、減算器７０によっ
て与えられるサンプルの利得係数を減算器５８によって
与えられるサンプルの過剰利得係数２°＋１によって平
衡化するために挿入されている。従って、シフト・レジ
スタ６４は（Ｑ＋　２）ビット期間の遅延を与えるよう
に構成されている。

加算器６０からシフト・レジスタ６２に供給されたサン
プルは２ｘ２’◆コすなわち２°０４の過剰利得をもっ
ている。ここで、追加された係数２は加算器６０中の処
理遅延により生ずるものである。

２０＊４の利得係数は加算器６０から供給されるサンプ
ルのＱ十４ビットの遅延として表わされる。従って、加
算器６０からの各サンプルのＬＳＢはＱ◆４番目のパル
スまで発生しない、別のＲクロック・パルスは、Ｒビッ
ト・サンプルが加算器６０から完全に出力される前に発
生しなければならない、加算器６０からシフト・レジス
タ６２ヘクロツクするために信号クロック（Ｒ＋１９）
が使用され、サンプルのＬＳＢが（Ｒ＋１９）番目のク
ロック・パルスでシフト・レジスタの出力段に内在する
のであれば、シフト・レジスタ６２はｌ＋（１９−［Ｑ
◆４］）すなわちＲ÷１５−０段含む必要がある。しか
しながら、レジスタ６２によって供給されるサンプルを
係数２−Ｌでスケーリングするために、シフト・レジス
タはＬ段少ない段数、すなわちＲ＋１５−Ｑ−Ｌ段に構
成されている。これは、シフト・レジスタに供給された
サンンプルのビットをしたけ下位のビット位置にシフト
する効果をもっている。

第２図の回路は、上記の説明のようにシフト・レジスタ
６２からの出力サンプルを２の整数乗である係数にでス
ケーリングすることのみ出来るという制限付きで、−膜
化された第１図の回路が例えば並列ビット・ディジタル
・サンプルされたデータ信号について実行したのと同様
に直列ビットのサンプルされたデータ信号について同様
な関数を実行することが出来る。しかしながら、より正
確なＫの関数を必要とするならば、素子６４．７０およ
び７２をより一般的なマルチプライヤ回路と置換えるこ
とも出来る。

第５図は第２図の回路のマルチプライヤ５４用として使
用することの出来る直列ビット利得素子を示す。第５図
の利得素子は３２．６ｄＢの範囲をもっており、１．５
ｄＢの割合で変化する。最大利得係数は２９である。従
って、Ｑが９に等しくセットされていると、第２図の装
置で使用される第５図の利得素子の実効利得は、　１．
５ｄＢきざみで１（ＯｄＢ）から３８Ｘ　２−’までの
範囲を持つようになる。

利得素子は粗利得マルチプライヤ／ディバイダ１００と
微細マルチプライヤ／ディバイブ１５Ｇとを含んでいる
。粗マルチプライヤ／ディバイダ１００は２個の論理信
号Ｃ３と０２とによって制御され、ステップ当り６ｄＢ
の利得解像度をもっている。微細マルチプライヤ／ディ
バイブ１５θは２個の論理信号Ｃ１とＣＯとによって制
御され、上記粗′マルチプライヤ／ディバイダ１００の
出力を４個の値３８．４６．５４、６４のうちの１つに
よって逓倍する。これらの一連の大きくなる値の連続す
る値相互間の差は約１．５ｄＢで、この差は微細マルチ
プライヤ／ディバイブ１５０の利得解像度を決定する。

粗マルチプライヤ／ディバイダ１００は縦続接続された
遅延レジスタ１０２、マルチプレクサ１０４、遅延レジ
スタ１０６およびマルチプレクサ１０８を含んでいる。

遅延レジスタ１０２　、１０６はそれらに供給されるサ
ンプルをそれぞれ２ビツト、１ビツトの遅延量づつ遅延
させる。マルチプレクサは、連続し且つｏｏ、　ｏｔ、
１０．１１に等しい論理値Ｃ２Ｃ５に対して粗マルチプ
ライヤ／ディバイダ１００が入カサンブルをそれぞれ３
．２．１．０ビツトづつ遅延させるように構成されてい
る。従って、００、旧、ｌ０１１１に等しい制御値Ｃ３
Ｃ２に対して粗マルチプライヤ／ディバイダは２″、２
２．２Ｉ、２０の利得を与える。

微細マルチプライヤ／ディバイブ１５０は縦続接続され
た遅延レジスタ２００、第１の減算器２０２、第２の減
算器２０４．遅延レジスタ２０６および第３の減算器２
０８を含んでいる。第１．第２．第３の減算器の減数入
力端子はそれぞれゲート回路２１０．２１１　、２１４
を経て微細マルチプライヤ／ディバイブ１５０の入力端
子１９９に結合されている。ゲート回路２１０は制御信
号ＣＩが論理ｌのとき付勢され、ゲート回路２１１は制
御信号ＣＯか論理ｌのとき付勢され、ゲート回路２１４
は制御信号ＣＯまたはＣＩのい遅延レジ２００および２
０６はそれぞれ２ビツト、１ビツトの遅延を与える。３
個の減算器は各々１ビット期間の処理遅延を持っている
と仮定する。

ゲート回路２１０　、２１１　、２１４がすべて消勢さ
れていると（連続制御信号ｃｉｃｏが００に等しい）、
微細マルチプライヤ／ディバイブ１５０は単にサンプル
を６ビツト期間だけ遅延させ且つ２６の利得を与えるだ
けである。従って、全ての制御信号Ｃ３、Ｃ２、Ｃ１、
ＣＯのすべてが論理０であると、粗マルチプライヤ／デ
ィバイダと微細マルチプライヤ／ディバイブの総合利得
は２’Ｘ　２’すなわち２’ｌになる。

制御信号Ｃ１が論理高レベル、制御信号ＣＯが論理低レ
ベルの場合について考えてみる。この条件のもとでは、
ゲート回路２１０および２１４は付勢され、ゲート回路
２１１は消勢される。ゲート回路２１０は端子１９９に
おける入力サンプルを減算器２０２の減数入力に供給す
る。減算器２０２の被減数入力は遅延レジスタ２００に
よって入力端子１９９に結合され、２ビツト遅延レジス
タ２００によって２２で逓倍された端子１９９における
入力サンプルに等しい。この条件での減算器２０２の出
力は入力サンプルの２Ｘ　（２”−１）倍になる。減算
器２０Ｂへの被減数入力は、素子２０４および２０６に
よって挿入された１ビツト遅延によって４で逓倍された
減算器２０２からの出力に等しい、減算器２０８への減
数入力は入力サンプルである。制御信号Ｃ１が高レベル
に対する減算？Ｈ２０８への減数入力は、２ｘ　（ａｘ
（２”−１）−１３すなわち４６で逓倍された入力サン
プルである。

上記とは違って、もしゲート回路２１１もまた付勢され
ると（制御信号Ｃ１，Ｇｏが共に論理１）、減算器２０
４は減算器２０２の出力から端子１９９の入力サンプル
を減算するように条件付けられる。減算器２０４の出力
は入力サンプルの２［２（２−”−１）−１１倍になる
。入力サンプルは減算器２０８によってこの値の２倍か
ら減算され、該減算器２０８は入力サンプルの２（４［
２（２”−１）−１１−１）倍、すなわち３８倍の値の
出力を発生する。最後に、付勢されたゲート回路２１４
および２１１と消勢されたゲート回路２１０に対して（
制御信号Ｃ０１ＣＩはそれぞれ論理１、論理０に等しい
）、入力サンプルは減算器２０４において入力サンプル
の２３倍から減算される。この値はレジスタ２０６の遅
延によって２で逓倍され、減算器２０８に供給される。

減算器２０８は入力サンプルを減算器２０４によって生
成された値から減算し、入力サンプルの２［２Ｘ　２（
２’−１）−１１倍すなわち５４倍の値を生成する。

制御信号ＣＩ、ＣＯが制御信号ＣＩＣＧを構成するよう
に連結されていると、ＣｌＣ２が００、旧、１０．１１
に等しい値に対しては、微細マルチプライヤ／ディバイ
ブ１５０によって得られる利得はそれぞれ６４．５４．
４６．３８である８次に、制御信号Ｃ３Ｃ２ＣＩＧＯを
形成するように連結された制御信号Ｃ３、Ｃ２、ＣＩ、
ＣＯについて、また上記制御信号Ｃ３Ｃ２ＣＩＣＯが２
進上昇形式で、すなわち００００から１１１１まで２進
単位のステップで変化する場合について考察する。

０口００から１１１１までの合成制御信号の単位増分に
対する総合利得は一連の２３Ｘ（６４，５４，４６，３
８）、２２ｘ　（６４，５４，４６，３８）、２’Ｘ（
６４，５４，４６，３８）、２’ｘ（６４，５４，４６
，３８）を形成する。最大利得は２’ｘ６４すなわち２
９であり、最小利得は３８である。これらの係数が２’
　ＸＱの形で表わされ、Ｑが９に等しく設定されると、
マルチプライヤの一連のＧは、　２−’Ｘ（５４，５４
，４６，３８）、２すｘ（６４，５４，４６，３８）、
２−’（６４，５４，４６，３８）、２−’ｘ　（６４
，５４，４６，３８）となり、これはＧの最大値ｌ（す
なわち０ｄＢ）に相当し、またＧは約１．５ｄＢのステ
ップて２−’ｘ　３８すなわち−２２，５９ｄＢの最小
値にまで低下する。

もしランダム的な順序で利得値を与えることが望まれる
ならば、制御信号Ｃ３Ｃ２ＣＩＧＯをマイクロプロッセ
サ制御装置によって発生してもよい、あるいは１．もし
利得値を変化分づつ増加あるいは減少させたい場合には
、制御信号Ｃ３Ｃ２ＣＩＣＤを選択的に付勢される２進
アップ−ダウン・カウンタの並列出力によって与えても
よい。

第６図は第５図の利得素子を使用したトーン制御装置を
示し、幾つかの積分素子は利得素子と一体的に組み込ま
れている。さらに第６図の実施例は時分割的にマルチプ
レックスされたオーディオ信号を処理するのと適合させ
るように付加遅延段を含んでいる０時分割的にマルチプ
レックスされたオーディオ信号を例えば右チャンネル信
号Ｒと、左チャンネル信号りの交番するサンプルのよう
に構成する。

ここで再びサンプル・ビットの幅をＲビワ５幅と仮定す
る。しかし、この例ではサンプル期間はシステムのクロ
ックφ５の３５個のパルスを含むと仮定する。

第６図の装置において、第２図の合成素子６８に相当す
る合成素子２６８は加算器ではなく減算器になっている
。このように変更した理由は、第６図の実施例では、第
１図のように合成素子６８の出力とスイッチ８０との間
よりも信号入力と利得素子との間に２の補数回路２６９
を配置するほうが便利であるという事実による。さらに
第１図のシフト・レジスタ５２に相当するシフト・レジ
スタ２５２は１ビツト遅延に減少されている。

各々ＦＩｌ＋７２のサンプル率で生ずる２個の直列ビッ
ト信号りとＲは、２−１型マイクロプロツセサ２２９の
各入力端子に供給される。これらの２個の信号は、２分
周器２２８を経由するサンプル・クロックの制御のもと
て時分割マルチプレックスされ（交番するようにされ）
、トーン制御入力２３０に供給される。マルチプレック
スされた信号は２の補数回路で補数化され、レジスタ２
５２で１ビット期間だけ遅延され、スイッチ２８０を介
して利得素子２５０に供給される。もしマルチプレック
スされた信号をＩｓで表わすと、利得素子２５０に供給
されたサンプルは、素子２６９と２５２によって与えら
れた反転と遅延とによって一２Ｍ５に等しくなる。サン
プル−２Ｍ５は利得素子２５０でスケ−ソングされ、利
得素子の出力接続３００で得られる信号の一２Ｍ５（２
’　ｘＧ）に等しい第１の部分を構成する。利得素子２
５０は第５図に関して説明した回路と同様なものである
点に注目されたい。第６図の利得素子と第５図の利得素
子との違いは加算器２６０と１ビット期間遅延素子２６
２（第６図）が第５図では２ビット期間の遅延を与える
遅延素子２００と置換えられている点である。利得素子
２５０の入力から出力へ直列に通過するサンプルに対し
て、加算器２５０と遅延素子２６２は２ビット期間の遅
延素子として作用する。従って、利得素子２５０を直列
的に通過するサンプルに対して、それは第５図の利得素
子と正確に同じように作用し、サンプルを２９×Ｇでス
ケーリングする。

信号−２Ｍ５はまたスイッチ２８０を経て減算器３０２
の減数入力３０１に供給される。減算器３０２は実効的
に信号−２１１ＩＳを補数化し、且つそれを１ビット期
間だけ遅延させてその出力に２　”ｍｓに等しい信号成
分を発生する。この成分は、出力が加算器２６０に結合
された２ビット期間遅延素子３０３に供給される。遅延
素子３０３と利得素子の出力接続３００との間で、この
信号成分はさらに６ビツト期間の遅延を受ける。この信
号−２Ｍ５は反転され、２ｇでスケーリングされて、出
力接続３００で得られる信号の第２の部分＋２１１Ｓｘ
　２’を生成する。第１の部分と第２の部分との和は−
ＭＳｘ　２”（Ｇ−１）となる。

減算器３０２の被減数入力によって与えられる出力接続
３００の第３の部分が存在し、これは次のようにして引
き出される。シフト・レジスタ３０６は（Ｒ＋１５）個
のパルスを有するクロック信号によってクロックされる
Ｒ段の符号拡張レジスタである。

接続点３０８で得られる出力信号（Ａで表わされている
）はレジスタ３０６への入力信号（Ｂで表わされている
）に関してｌサンプル期間だけ遅延され、２−１Ｓすな
わち、　Ｂ−２”　ＡＺでスケーリングされる。接続点
３０７で得られる第２の出力信号は符号拡張ラッチの貢
前でレジスタ３０６から得られる。

この第２の出力信号は信号Ａと同じ値を持つが、レジス
タ３０６のオーバークロッキングによって切取られない
。接続点３０７の信号は遅延素子３０５において５ビッ
ト期間遅延されて（２５て逓倍されて）、減算器３０４
に供給され、また接続点３０８て得られる信号は減算器
３０４に直接供給され、その出力は２Ａ（２’−１）に
等しくなる。減算器３０４の出力と出力接続点３００と
の間で９ビット期間の遅延を受け（２９で逓倍され）、
接続点３００における信号の２”Ａ（２５−１）に等し
い部分を構成する。接続点３００における全信号は、２
”Ａ（２’−１）−２”ＭＳ（Ｇ−１）になる。この信
号は、３５段を有し、システムのクロックφ３でクロッ
クされるレジスタ３０９を経てレジスタ３０の入力に供
給される。レジスタ３０９を無視すると、レジスタ３０
６への入力における信号Ｂ　＝　２”ＡＺは２”Ａ（２
’−１）−２１０ＭＳ（Ｇ−１）　ニ等シくする。上前
の回路の伝達関数Ａ／ＭＳについて解くと、次の式（１
０）で表わされるようになる。

Ａ／ＭＳ＝−２−’（Ｇ−１）／（Ｚ−１４２−’）　
　　−−−（１０）この関数は式（１）の形であるが、
極性が逆になっている。この極性の違いは減算合成回路
２６８に起因するものである。

入力信号ＭＳと信号Ａは合成回路２６８に供給され、該
合成回路２６８は信号２（ＭＳ−Ａ）を発生する。

伝達関数２（ＭＳ−Ａ）／ＭＳは次の式１１によって与
えられる。

２（ＭＳ−Ａ）／ＭＳ−２（Ｇ＋（Ｚ−１）／２−’）
／（１＋（Ｚ−１）／２−”）・・・・（１１） この伝達関数は式（２）によって特定される伝達関数の
特別な例である。信号２（ＭＳ−Ａ）はレジスタ３１２
で１０ビット期間遅延され（２１０で逓倍され）、サン
プル期間当り（Ｒｏｌｌ）パルスをもったクロックでＲ
段符号拡張レジスタ３１４に導入される。トーン制御出
力であるレジスタ３１４の出力はｌサンプル期間遅延さ
れた（ＭＳ−Ａ）すなわちＭＳ（Ｇ−（２−１）／２−
’）　／１　＋（２−１）／２−’）となる。

上述の結果に到達する過程でレジジスタ３０９の効果を
無視したが、これは次の説明により正当なものであると
みることが出来る。入力信号は一連のサンプルＬ、、、
Ｒ，，，Ｌｒ１．Ｒｎ、Ｌ、、。

Ｒｎ−１等をもった時分割的にマルチプレックスされた
信号である。第６図の全ての回路素子はゼロ。

にリセットされていると仮定する。第１サンプル期間中
、サンプルＬ　ｎ−＋は利得素子２５０に供給される。

第１サンプル期間の終了時に、スケーリングされたサン
プルＬ　ｎ−１はレジスタ３０６に留まっており、レジ
スタ３０６は値０（ゼロ）てローディングされている。

第２サンプル期間中、サンプルＲｎ−１が利得素子２５
０供給され、レジスタ３０９でスケーリングされたし、
、−□サンプルはレジスタ３０６にクロック導入される
。第２サンプル期間の終了時に、スケーリングされたＬ
　ｎ−１サンプルはレジスタ３０６に留まっており、ス
ケ−ソングされたＲ　ｎ−１サンプルはレジスタ３０９
に留まっている。第３サンプル期間中、サンプルＬｎは
利得素子２５０に供給され、レジスタ３０６からの処理
されたサンプルＬ　ｎ−１は合成素子２６８および加算
器２６０においてサンプルＬｎと合成される。その結果
、レジスタ３０９中のスケーリングされたサンプルＲｎ
−１はレジスタ３０６にクロック導入され、利得素子２
５０からの処理されたサンプル（Ｌｎ−＋、Ｌｎ）はレ
ジスタ３０９にローデングされる。次のサンプル期間中
、サンプルＲ１は利得素子２５０に供給され、レジスタ
３０６からの処理されたサンプルＲｎ−１は合成素子２
６８と加算器２６０においてサンプルＲｎと合成される
。その結果、レジスタ３０９からの処理されたサンプル
（Ｌｎ−１、ｔ、ｎ）はレジスタ３０６にクロック導入
され、利得素子２５０からの処理されたサンプル（Ｒｎ
−、、Ｒ，）はレジスタ３０９にローディングされる。

以下同様に各サンプルがクロック導入され、またローデ
ィングされる。レジスタ３０９を介在させると、マルチ
プレックスされた信号の成分を個々のものとして維持し
ているが、個々の信号成分に関するシステムの伝達関数
に影響を与えない。然し、単一成分信号については、伝
達関数は、 （ＭＳ−八）／ＭＳ−（Ｇ＋（Ｚ”−１）／２−’）／
（１＋（２”−１）／２−’）に変化する。

【図面の簡単な説明】

第１図はこの発明を実施した一般化されたトーン制御装
置のブロック図、第２図は第１図に示すトーン制御装置
の直列ビット実効手段のブロック回路図、第３図は第２
図の回路を説明するのに有効なりロック波形のタイミン
グ図、第４Ａ図および第４Ｂ図は第１図の装置の周波数
応答性を示す図、第５図は第２図の回路中で実施するこ
とのできる直列ビット・マルチプライヤの一部をブロッ
クの形で、一部を概略回路図の形で示した図、第６図は
トーン制御装置の別の直列ビット実効手段のブロック図
である。

Claims (1)

【特許請求の範囲】
1. （１）装置の入力端子および装置の出力端子と、上記装
   置の入力端子および出力端子にそれぞれ結合された第１
   の入力端子および出力端子と、第２の入力端子とを有す
   る信号合成回路と、 可変利得素子と積分器とのカスケード結合を含み、且つ
   上記信号合成回路の第２の入力端子に結合された出力端
   子、上記可変利得素子に結合された制御入力端子、およ
   び信号入力端子を有する回路網と、 上記装置の入力端子あるいは出力端子のいずれかを上記
   回路網の信号入力端子に選択的に結合するための手段と
   からなり、 上記装置の入力端子から装置の出力端子に至る伝達関数
   は、上記装置の入力端子が上記回路網に結合されている
   ときは、一定の極と上記可変利得素子に供給される制御
   信号によって制御される可変ゼロとを有し、上記装置の
   出力端子が上記回路網に結合されているときは、一定の
   ゼロと上記可変利得素子に供給される上記制御信号によ
   って制御される可変極とを有するものである、トーン制
   御装置。