JPH048965B2 - - Google Patents
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- JPH048965B2 JPH048965B2 JP58048377A JP4837783A JPH048965B2 JP H048965 B2 JPH048965 B2 JP H048965B2 JP 58048377 A JP58048377 A JP 58048377A JP 4837783 A JP4837783 A JP 4837783A JP H048965 B2 JPH048965 B2 JP H048965B2
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- 238000005070 sampling Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000013075 data extraction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
この発明は、デイジタル信号をアナログ信号に
変換する回路に関し、デイジタル信号をデイジタ
ル−アナログ変換器に入力する前に、各サンプル
の中間時点に多項式補間の原理を利用して作成し
た補間データを追加することにより、構成を簡略
化できるようにしたものである。 デイジタル・オーデイオにおいては、デイジタ
ル信号から元の音声信号を復調する場合、第１図
ａに示すように、デイジタル信号をデイジタル−
アナログ変換器（Ｄ−Ａ変換器）１でアナログ信
号に変換し、これをバツフアアンプ２、ローパス
フイルタ３、バツフアアンプ４を介して取り出す
ようにしている。ここでローパスフイルタ３は、
Ｄ−Ａ変換器１の出力信号に含まれている高調波
成分を取り除くためのものである。この高調波成
分は、原信号の周波数成分がサンプリング周波数
の整数倍の周波数を中心として折り返されたもの
で、原信号の帯域の上限近くの周波数成分を含む
ため、ローパスフイルタ３の特性としては急峻な
カツトオフ特性が要求される。例えば、コンパク
ト・デイスクについていえば、原信号の帯域が０
〜20kHzに設定されているので（サンプリング周
波数は44.1kHz）、０〜20kHzで±1dB、24kHz以上
で−90dBという急峻な特性が必要である。しが
つて、ローパスフイルタ３としては、急峻なカツ
トオフ特性を有するチエビシエフ型が一般に用い
られるが、特性を良くしようとすれば高次になる
ので、高価となり、また、実質的には素子数の増
加により音質劣化が大きくなり、通過域上限周波
数付近の位相変化が非常に大きくなるので波形歪
が大きくなる等の欠点がある。 そこで、第１図ｂのように、Ｄ−Ａ変換を行な
う前に、原信号の帯域の上限近くに折り返された
高周波数成分をデイジタルフイルタ５で濾波する
ことによつて、後段のローパスフイルタ３の負担
を軽くして、ローパスフイルタ３の構成を比較的
簡単にするようにしたものが考えられている。 ところが、従来のデイジタルフイルタは、デー
タビツト長が大きくかつ係数付与のための高速の
乗加算器およびデータ保持のためのRAM，係数
ROM等が必要なため、ハードウエアの構成が複
雑であり、コストが高くなる欠点があつた。 この発明は、上述の点に鑑みてなされたもの
で、上記第１図ｂに示すようにＤ−Ａ変換の前に
デイジタルフイルタを置く構成において、デイジ
タルフイルタの構成を簡略化することにより、コ
ストの低減を図るようにしたデイジタル−アナロ
グ変換回路を提供しようとするものである。 この発明によれば、多項式補間の原理を利用す
ることにより、これを実現している。すなわち、
この発明は、順次入力される各サンプルデータの
中間時点に所定の補間多項式に基づく補間データ
を追加し、その補間されたサンプルデータをデイ
ジタル−アナログ変換してアナログ信号として出
力するデイジタル−アナログ変換回路であつて、
前記補間データを生成するための構成が、前記入
力される１つのサンプルデータのを保持可能なビ
ツト数を有するシリアルシフトレジスタを１単位
としてこれを前記補間多項式の項数に対応する数
だけ順次直列に接続してなり、前記順次入力され
るサンプルデータをこの直列接続された先頭に下
位ビツトからシリアル入力して順次シフトしてい
き、これらサンプルデータを前記各単位シリアル
シフトレジスタの出力ビツト位置から同一の重み
で順次シリアル出力するように構成された第１の
データシフト手段と、この第１のデータシフト手
段の先頭に入力されるサンプルデータまたは前記
各単位シリアルシフトレジスタの出力ビツト位置
から出力されるサンプルデータをそれぞれシリア
ル入力して順次シフトするシリアルシフトレジス
タからなり、これらシリアルシフトレジスタの所
定の係数に対応した単一または複数のビツト位置
からそれぞれサンプルデータをシリアル出力する
ことにより、当該所定の係数に対応した重みが付
与された複数のサンプリングデータを出力する第
２のデータシフト手段と、この第２のデータシフ
ト手段の各シリアルシフトレジスタの所定ビツト
位置から得られる複数のシリアルサンプルデータ
同士を相対的に同一のタイミングでシリアル加算
して、前記補間多項式に基づく補間データ作成し
出力するシリアル加算手段とを具備してなもので
ある。この発明によれば、補間用係数値の付与を
第２のデータシフト手段を構成するシリアルシフ
トレジスタのデータ取出ビツト位置の選択とこれ
らシリアルシフトレジスタの出力をシリアル加算
するシリアル加算手段とにより実現したので、補
間用係数を数値として持つ必要がなくなり、係数
ROM等の係数記憶手段を不要とすることができ
る。また、係数付与のための乗算器も不要にな
り、構成を簡略化してコストの低減を図ることが
できる。 以下、この発明の一実施例を説明する。 例えば、第２図に示すようなサンプル列におい
て、１つのサンプルdnとその次のサンプルdo+1の
中間時点に、その前後のサンプルの組に基づいて
補間を行なうとき、一般にその補間値ｄは次の多
項式で表現できる。 ｄ＝k1（do+1）＋do）−k2（do+2＋do-2） ＋k3（do+3）＋do-2）＋…＋（−１）l-1kl（do+l ＋do-l+1）＋… この補間は、データｄのもととなる信号周波数
が、サンプリング周波数の1/2を越える場合には、
補間の意味を失ない、信号にとつてはローパスフ
イルタとして動作する。すなわち、コンパクトデ
イスクを例にとれば、サンプリング周波数が
44.1kHzであるので、その1/2の22.05kHzにカツト
オフ周波数を有するような伝達特性が得られる。
したがつて、このような補間を行なう回路を第１
図ｂのデイジタルフイルタ５として利用すること
ができる。 ところで、上記多項式の次数はフイルタとして
の最適な特性を得るには無限大であることが理想
的であるが、現実のハードウエアの構成との兼ね
合いを考えるとできるだけ小さい方が良い。実際
には５次以上あればフイルタとしての効果が出せ
る事が確認されている。また、係数k1，k2，k3，
……の値は、フイルタ特性（通過域での平担性お
よび減衰特性）を最適化するように計算で定める
ことができるが、 k1＝R1／2m，k2＝R2／2m，k3＝R3／2m，…… （ｍ：正の整数、R1，R2，R3，……：正の整
数）とすることにより、ハードウエアの構成を簡
略化することができ、IC化が容易になり、コス
トの低減を図ることができる。なお、ｍの値は大
きいほどフイルタ特性を詳細に決定することがで
きるが、現実にはｍ＝８（すなわち2m＝256）程度
の分解能で足りる場合が多い。 以下、この発明の実施例を添付図面を参照して
説明する。この実施例では多項式の次数を５次と
し、ｍ＝８として、係数k1〜k5を k1＝156／256 k2＝40／256 k3＝16／256 k4＝７／256 k5＝３／256 に設定し、 ｄ＝156／256（do+1＋do）−40／256（do+2＋do-1） ＋16／256（do+3＋do-2）−７／256（do+4）＋do-3
） ＋３／256（do+5＋do-4） (1) の演算を行なうように構成した場合について説明
する。 第３図において、入力端子１０から入力される
シリアルデータは、16ビツトのデータビツトと、
８ビツトの拡張ビツトから構成されている。この
拡張ビツトは、後述するところの、シフトレジス
タ２５〜２９における補間多項式の係数付与のた
めのビツトシフト期間中に、シフトレジスタ１１
〜１９から新たに次の入力サンプルデータのビツ
トが出力されないようにするための手法の一つで
ある。この24ビツトのデータは逆方向から（最下
位ビツトから）順次入力されて、シフトレジスタ
１１→１２→１３→……→１８→１９へ順次送ら
れていく（クロツク供給経路は図示せず）。シフ
トレジスタ１１〜１９は入力データにあわせて16
ビツトのデータビツトと８ビツトの拡張ビツトの
計24ビツトで構成されている。 シフトレジスタ１１〜１９は入力データを遅延
して各時点におけるサンプルデータを得るための
もので、シフトレジスタ１５に保持されるデータ
が現データdnであり、それより後のシフトレジ
スタ１６，１７，１８，１９に保持されるデータ
がdo-1，do-2，do-3，do-4であり、それより前の
シフトレジスタ１４，１３，１２，１１に保持さ
れるデータがdo+1，do+2，do+3，do+4である。ま
た、入力端子１０から入力されているデータは
do+5である。 なお、上述した拡張ビツトは、シフトレジスタ
２５〜２９のビツトシフト期間にもシフトレジス
タ１１〜１９で空白ビツトを処理させるようにし
て、全期間一律シフト制御とし制御簡素化を図る
ためのものであり、係数の重み付けとは本質的に
無関係である。すなわち、第３図の回路において
シフトレジスタ１１〜１９に８ビツトの拡張ビツ
トを設けて24ビツトとしたのは、この回路の演算
の１サイクルが24ビツトであることに合わせたも
ので、これによりシフトレジスタ２５〜２９での
ビツトシフト期間中に次のサンプルデータがシフ
トレジスタ１１〜１９から出力されてシフトレジ
スタ２５〜２９に入力されるのが防止される。 なお、このように拡張ビツトを設けてシフトレ
ジスタ１１〜１９のビツト数を演算の１サイクル
に合わせるのは特別のタイミング回路を不要とす
るためであり、特別なタイミング回路を設けるな
らば、シフトレジスタ１１〜１９は本来の16ビツ
トとして、１サイクル24シフトクロツクのうち16
クロツクでデータをシフトして、残り８クロツク
はシフトさせないように制御することで同じこと
が実現できる。 シフトレジスタ１１〜１９に保持されたデータ
は、所定のクロツクに従つて、下位ビツトから順
次出力されていく。 入力端子１０から入力されるデータdo+5とシフ
トレジスタ１９から出力されるデータdo-4はシリ
アル全加算器２０で順次加算されて（桁上げ動作
等の詳細部分については図示せず）、シリアル全
加算器２０からはdo+5＋do-4が出力される。同様
に、シリアル全加算器２１ではシフトレジスタ１
１，１８の出力を加算して、do+4＋do-3を出力す
る。シリアル全加算器２２ではシフトレジスタ１
２，１７の出力を加算して、do+3＋do-2を出力す
る。シリアル全加算器２３ではシフトレジスタ１
３，１６の出力を加算してdo+2＋do-1を出力す
る。シリアル全加算器２４ではシフトレジスタ１
４，１５の出力を加算してdo+1＋doを出力する。 なお、上述したシリアル全加算器２０〜２４
は、同一の係数を付与するデータ同士を予め加算
してから係数を付与することにより、個々に係数
を付与した後に加算する場合に比べて係数付与の
ためのシフトレジスタ２５〜２９の数を半分に減
らせるようにしたものであり、単に演算処理の合
理化を図つただけであり、この点はこの発明の必
須要件ではない。 シリアル全加算器２０〜２４の出力は、それぞ
れシフトレジスタ２５〜２９に入力される。この
シフトレジスタ２５〜２９は各係数k1〜k5の分子
に相当する係数の係数付け用のものである。すな
わち、シフトレジスタ２５〜２９の第１段目は入
力データがそのまま得られるので、入力データに
係数１を付したデータが得られる。また、第２段
目は入力データを１ビツトずらした（すなわち１
段桁上げした）データが得られるので、入力デー
タに係数２を付したデータが得られる。同様に、
第３段、第４段、……、第８段からは入力データ
に係数４，８，16，32，64，128を付したデータ
が得られる。したがつて、これらを適当に加減算
することにより、係数k1〜k5の各分子量の値156，
40，16，７，３、および各次数項の正負符号を作
成することができる。 なお、各係数k1〜k5に共通な分母1/256は現デ
ータdnと最終的に得られる補間データｄとの相
対的な関係として設定することができるから、補
間データ自体としては分母1/256は考慮しなくて
もよい。つまり、シフトレジスタ２５〜２９の各
ビツトがどのような重みづけとなるかは、補間デ
ータｄが生成された後の処理で最終的に現データ
dnとどのような関係で組み合わされるかによつ
て決まる相対的な問題であり、シフトレジスタ２
５〜２９の１段目の重みが1/256となるようにｄ，
dnの関係を最終的に設定すれば、２段目は2/25
６、３段目は4/256、……８段目は128/256となり、
これらシフトレジスタ２５〜２９で係数k1〜k5そ
のものが付与されることになる。 シフトレジスタ２５からは第布段（係数１）と
第３段（係数４）の信号が出力され、第１段の出
力はインバータ３０を介して補数化された後（補
数加算による桁上げキヤリーはデータビツトの外
の第17ビツト目のデータとなり、実際には無視さ
れる）、全加算器３５に入力され、第３段目の出
力はそのまま全加算器３５に入力されて、加算器
３５からは3/256（do+5＋do-4）が出力される。
同様に、全加算器３６はシフトレジスタ２６の第
１段（係数１）の出力をそのまま入力し、第４段
（係数８）の出力をインバータ３１で補数化して
入力し、これらを加算して−7/256（do+4＋do-3）
を出力する。また、全加算器３７はシフトレジス
タ２７の第５段（係数16）の出力をそのまま入力
し、シフトレジスタ２８の第４段（係数８）の出
力をインバータ３２で補数化して入力し、これら
を加算して、16/256（do+3＋do-2）−8/256（do+2
＋do-1）を出力する。また、全加算器３８はシフ
トレジスタ２８の第６段（係数32）の出力をイン
バータ３３で補数化して入力し、シフトレジスタ
２９の第６段（係数32）の出力をそのまま入力
し、これらを加算して、32/256（do+1＋do）−32/
２５６（do+2＋do-1）を出力する。また、全加算器
３９はシフトレジスタ２９の第３段（係数４）の
出力をインバータ３４で補数化して入力し、第８
段（係数128）の出力をそのまま入力し、これら
を加算して、124/256（do+1＋do）を出力する。 全加算器３５，３６の出力は全加算器４０で加
算され、全加算器３７，３８の出力は全加算器４
１で加算される。更に全加算器４１，３９の出力
は全加算器４２で加算され、全加算器４０，４２
の出力は全加算器４３で加算される。これにより
全加算器４３からは前記第(1)式の補間データｄが
出力される。 補間データｄは、アンド回路４４に入力され、
また、現データdnはタイミング合せ用シフトレ
ジスタ４５を介してアンド回路４６に入力され、
クロツク，CLKにより交互に読み出されて
（この交互読み出しはサンプリング周波数の２倍
の周波数で行なわれる）、オフ回路４７からは各
入力データの中間時点に補間データが追加された
データが出力される。このデータは、シリアル−
パラレル変換器４８でパラレルデータに変換され
た後、Ｄ−Ａ変換器４９でアナログ信号に変換さ
れ、ローパスフイルタ５０を介して出力端子５１
から出力される。 なお、各係数k1〜k5の分母1/256は前述のよう
に現データdnと最終的な補間データｄとの相対
的な関係として設定することができるので、シリ
アル−パラレル変換器４８において補間データｄ
を現データdnに対して相対的に８ビツト分シフ
トダウン（1/256倍）したタイミングでＤ−Ａ変
換器４９でＤ−Ａ変換したり、補間データｄをＤ
−Ａ変換した後にアナログ的に1/256に減衰させ
てローパスフイルタ５０に入力する等様々な方法
で付与することができる。 第４図は、第３図の構成によるフイルタ特性
（入力端子１０からオア回路４７までの間の特性）
を示したものである。第４図において曲線Ａは右
の目盛を用いたもの、曲線Ｂはそれを拡大したも
ので左の目盛を用いたものである。このグラフに
よれば、０〜20kHzでの減衰率は−3dB以内に押
えられているので（20kHzで−2.71dB）、十分に
実用となる特性である。 なお、参考までに、多項式の次数等を様々に変
えた場合の特性を第５図から第１１図に示す（第
４図と同様に曲線Ｂは曲線Ａを拡大したものであ
る）。各図における次数、係数の設定は次のとお
りである。
変換する回路に関し、デイジタル信号をデイジタ
ル−アナログ変換器に入力する前に、各サンプル
の中間時点に多項式補間の原理を利用して作成し
た補間データを追加することにより、構成を簡略
化できるようにしたものである。 デイジタル・オーデイオにおいては、デイジタ
ル信号から元の音声信号を復調する場合、第１図
ａに示すように、デイジタル信号をデイジタル−
アナログ変換器（Ｄ−Ａ変換器）１でアナログ信
号に変換し、これをバツフアアンプ２、ローパス
フイルタ３、バツフアアンプ４を介して取り出す
ようにしている。ここでローパスフイルタ３は、
Ｄ−Ａ変換器１の出力信号に含まれている高調波
成分を取り除くためのものである。この高調波成
分は、原信号の周波数成分がサンプリング周波数
の整数倍の周波数を中心として折り返されたもの
で、原信号の帯域の上限近くの周波数成分を含む
ため、ローパスフイルタ３の特性としては急峻な
カツトオフ特性が要求される。例えば、コンパク
ト・デイスクについていえば、原信号の帯域が０
〜20kHzに設定されているので（サンプリング周
波数は44.1kHz）、０〜20kHzで±1dB、24kHz以上
で−90dBという急峻な特性が必要である。しが
つて、ローパスフイルタ３としては、急峻なカツ
トオフ特性を有するチエビシエフ型が一般に用い
られるが、特性を良くしようとすれば高次になる
ので、高価となり、また、実質的には素子数の増
加により音質劣化が大きくなり、通過域上限周波
数付近の位相変化が非常に大きくなるので波形歪
が大きくなる等の欠点がある。 そこで、第１図ｂのように、Ｄ−Ａ変換を行な
う前に、原信号の帯域の上限近くに折り返された
高周波数成分をデイジタルフイルタ５で濾波する
ことによつて、後段のローパスフイルタ３の負担
を軽くして、ローパスフイルタ３の構成を比較的
簡単にするようにしたものが考えられている。 ところが、従来のデイジタルフイルタは、デー
タビツト長が大きくかつ係数付与のための高速の
乗加算器およびデータ保持のためのRAM，係数
ROM等が必要なため、ハードウエアの構成が複
雑であり、コストが高くなる欠点があつた。 この発明は、上述の点に鑑みてなされたもの
で、上記第１図ｂに示すようにＤ−Ａ変換の前に
デイジタルフイルタを置く構成において、デイジ
タルフイルタの構成を簡略化することにより、コ
ストの低減を図るようにしたデイジタル−アナロ
グ変換回路を提供しようとするものである。 この発明によれば、多項式補間の原理を利用す
ることにより、これを実現している。すなわち、
この発明は、順次入力される各サンプルデータの
中間時点に所定の補間多項式に基づく補間データ
を追加し、その補間されたサンプルデータをデイ
ジタル−アナログ変換してアナログ信号として出
力するデイジタル−アナログ変換回路であつて、
前記補間データを生成するための構成が、前記入
力される１つのサンプルデータのを保持可能なビ
ツト数を有するシリアルシフトレジスタを１単位
としてこれを前記補間多項式の項数に対応する数
だけ順次直列に接続してなり、前記順次入力され
るサンプルデータをこの直列接続された先頭に下
位ビツトからシリアル入力して順次シフトしてい
き、これらサンプルデータを前記各単位シリアル
シフトレジスタの出力ビツト位置から同一の重み
で順次シリアル出力するように構成された第１の
データシフト手段と、この第１のデータシフト手
段の先頭に入力されるサンプルデータまたは前記
各単位シリアルシフトレジスタの出力ビツト位置
から出力されるサンプルデータをそれぞれシリア
ル入力して順次シフトするシリアルシフトレジス
タからなり、これらシリアルシフトレジスタの所
定の係数に対応した単一または複数のビツト位置
からそれぞれサンプルデータをシリアル出力する
ことにより、当該所定の係数に対応した重みが付
与された複数のサンプリングデータを出力する第
２のデータシフト手段と、この第２のデータシフ
ト手段の各シリアルシフトレジスタの所定ビツト
位置から得られる複数のシリアルサンプルデータ
同士を相対的に同一のタイミングでシリアル加算
して、前記補間多項式に基づく補間データ作成し
出力するシリアル加算手段とを具備してなもので
ある。この発明によれば、補間用係数値の付与を
第２のデータシフト手段を構成するシリアルシフ
トレジスタのデータ取出ビツト位置の選択とこれ
らシリアルシフトレジスタの出力をシリアル加算
するシリアル加算手段とにより実現したので、補
間用係数を数値として持つ必要がなくなり、係数
ROM等の係数記憶手段を不要とすることができ
る。また、係数付与のための乗算器も不要にな
り、構成を簡略化してコストの低減を図ることが
できる。 以下、この発明の一実施例を説明する。 例えば、第２図に示すようなサンプル列におい
て、１つのサンプルdnとその次のサンプルdo+1の
中間時点に、その前後のサンプルの組に基づいて
補間を行なうとき、一般にその補間値ｄは次の多
項式で表現できる。 ｄ＝k1（do+1）＋do）−k2（do+2＋do-2） ＋k3（do+3）＋do-2）＋…＋（−１）l-1kl（do+l ＋do-l+1）＋… この補間は、データｄのもととなる信号周波数
が、サンプリング周波数の1/2を越える場合には、
補間の意味を失ない、信号にとつてはローパスフ
イルタとして動作する。すなわち、コンパクトデ
イスクを例にとれば、サンプリング周波数が
44.1kHzであるので、その1/2の22.05kHzにカツト
オフ周波数を有するような伝達特性が得られる。
したがつて、このような補間を行なう回路を第１
図ｂのデイジタルフイルタ５として利用すること
ができる。 ところで、上記多項式の次数はフイルタとして
の最適な特性を得るには無限大であることが理想
的であるが、現実のハードウエアの構成との兼ね
合いを考えるとできるだけ小さい方が良い。実際
には５次以上あればフイルタとしての効果が出せ
る事が確認されている。また、係数k1，k2，k3，
……の値は、フイルタ特性（通過域での平担性お
よび減衰特性）を最適化するように計算で定める
ことができるが、 k1＝R1／2m，k2＝R2／2m，k3＝R3／2m，…… （ｍ：正の整数、R1，R2，R3，……：正の整
数）とすることにより、ハードウエアの構成を簡
略化することができ、IC化が容易になり、コス
トの低減を図ることができる。なお、ｍの値は大
きいほどフイルタ特性を詳細に決定することがで
きるが、現実にはｍ＝８（すなわち2m＝256）程度
の分解能で足りる場合が多い。 以下、この発明の実施例を添付図面を参照して
説明する。この実施例では多項式の次数を５次と
し、ｍ＝８として、係数k1〜k5を k1＝156／256 k2＝40／256 k3＝16／256 k4＝７／256 k5＝３／256 に設定し、 ｄ＝156／256（do+1＋do）−40／256（do+2＋do-1） ＋16／256（do+3＋do-2）−７／256（do+4）＋do-3
） ＋３／256（do+5＋do-4） (1) の演算を行なうように構成した場合について説明
する。 第３図において、入力端子１０から入力される
シリアルデータは、16ビツトのデータビツトと、
８ビツトの拡張ビツトから構成されている。この
拡張ビツトは、後述するところの、シフトレジス
タ２５〜２９における補間多項式の係数付与のた
めのビツトシフト期間中に、シフトレジスタ１１
〜１９から新たに次の入力サンプルデータのビツ
トが出力されないようにするための手法の一つで
ある。この24ビツトのデータは逆方向から（最下
位ビツトから）順次入力されて、シフトレジスタ
１１→１２→１３→……→１８→１９へ順次送ら
れていく（クロツク供給経路は図示せず）。シフ
トレジスタ１１〜１９は入力データにあわせて16
ビツトのデータビツトと８ビツトの拡張ビツトの
計24ビツトで構成されている。 シフトレジスタ１１〜１９は入力データを遅延
して各時点におけるサンプルデータを得るための
もので、シフトレジスタ１５に保持されるデータ
が現データdnであり、それより後のシフトレジ
スタ１６，１７，１８，１９に保持されるデータ
がdo-1，do-2，do-3，do-4であり、それより前の
シフトレジスタ１４，１３，１２，１１に保持さ
れるデータがdo+1，do+2，do+3，do+4である。ま
た、入力端子１０から入力されているデータは
do+5である。 なお、上述した拡張ビツトは、シフトレジスタ
２５〜２９のビツトシフト期間にもシフトレジス
タ１１〜１９で空白ビツトを処理させるようにし
て、全期間一律シフト制御とし制御簡素化を図る
ためのものであり、係数の重み付けとは本質的に
無関係である。すなわち、第３図の回路において
シフトレジスタ１１〜１９に８ビツトの拡張ビツ
トを設けて24ビツトとしたのは、この回路の演算
の１サイクルが24ビツトであることに合わせたも
ので、これによりシフトレジスタ２５〜２９での
ビツトシフト期間中に次のサンプルデータがシフ
トレジスタ１１〜１９から出力されてシフトレジ
スタ２５〜２９に入力されるのが防止される。 なお、このように拡張ビツトを設けてシフトレ
ジスタ１１〜１９のビツト数を演算の１サイクル
に合わせるのは特別のタイミング回路を不要とす
るためであり、特別なタイミング回路を設けるな
らば、シフトレジスタ１１〜１９は本来の16ビツ
トとして、１サイクル24シフトクロツクのうち16
クロツクでデータをシフトして、残り８クロツク
はシフトさせないように制御することで同じこと
が実現できる。 シフトレジスタ１１〜１９に保持されたデータ
は、所定のクロツクに従つて、下位ビツトから順
次出力されていく。 入力端子１０から入力されるデータdo+5とシフ
トレジスタ１９から出力されるデータdo-4はシリ
アル全加算器２０で順次加算されて（桁上げ動作
等の詳細部分については図示せず）、シリアル全
加算器２０からはdo+5＋do-4が出力される。同様
に、シリアル全加算器２１ではシフトレジスタ１
１，１８の出力を加算して、do+4＋do-3を出力す
る。シリアル全加算器２２ではシフトレジスタ１
２，１７の出力を加算して、do+3＋do-2を出力す
る。シリアル全加算器２３ではシフトレジスタ１
３，１６の出力を加算してdo+2＋do-1を出力す
る。シリアル全加算器２４ではシフトレジスタ１
４，１５の出力を加算してdo+1＋doを出力する。 なお、上述したシリアル全加算器２０〜２４
は、同一の係数を付与するデータ同士を予め加算
してから係数を付与することにより、個々に係数
を付与した後に加算する場合に比べて係数付与の
ためのシフトレジスタ２５〜２９の数を半分に減
らせるようにしたものであり、単に演算処理の合
理化を図つただけであり、この点はこの発明の必
須要件ではない。 シリアル全加算器２０〜２４の出力は、それぞ
れシフトレジスタ２５〜２９に入力される。この
シフトレジスタ２５〜２９は各係数k1〜k5の分子
に相当する係数の係数付け用のものである。すな
わち、シフトレジスタ２５〜２９の第１段目は入
力データがそのまま得られるので、入力データに
係数１を付したデータが得られる。また、第２段
目は入力データを１ビツトずらした（すなわち１
段桁上げした）データが得られるので、入力デー
タに係数２を付したデータが得られる。同様に、
第３段、第４段、……、第８段からは入力データ
に係数４，８，16，32，64，128を付したデータ
が得られる。したがつて、これらを適当に加減算
することにより、係数k1〜k5の各分子量の値156，
40，16，７，３、および各次数項の正負符号を作
成することができる。 なお、各係数k1〜k5に共通な分母1/256は現デ
ータdnと最終的に得られる補間データｄとの相
対的な関係として設定することができるから、補
間データ自体としては分母1/256は考慮しなくて
もよい。つまり、シフトレジスタ２５〜２９の各
ビツトがどのような重みづけとなるかは、補間デ
ータｄが生成された後の処理で最終的に現データ
dnとどのような関係で組み合わされるかによつ
て決まる相対的な問題であり、シフトレジスタ２
５〜２９の１段目の重みが1/256となるようにｄ，
dnの関係を最終的に設定すれば、２段目は2/25
６、３段目は4/256、……８段目は128/256となり、
これらシフトレジスタ２５〜２９で係数k1〜k5そ
のものが付与されることになる。 シフトレジスタ２５からは第布段（係数１）と
第３段（係数４）の信号が出力され、第１段の出
力はインバータ３０を介して補数化された後（補
数加算による桁上げキヤリーはデータビツトの外
の第17ビツト目のデータとなり、実際には無視さ
れる）、全加算器３５に入力され、第３段目の出
力はそのまま全加算器３５に入力されて、加算器
３５からは3/256（do+5＋do-4）が出力される。
同様に、全加算器３６はシフトレジスタ２６の第
１段（係数１）の出力をそのまま入力し、第４段
（係数８）の出力をインバータ３１で補数化して
入力し、これらを加算して−7/256（do+4＋do-3）
を出力する。また、全加算器３７はシフトレジス
タ２７の第５段（係数16）の出力をそのまま入力
し、シフトレジスタ２８の第４段（係数８）の出
力をインバータ３２で補数化して入力し、これら
を加算して、16/256（do+3＋do-2）−8/256（do+2
＋do-1）を出力する。また、全加算器３８はシフ
トレジスタ２８の第６段（係数32）の出力をイン
バータ３３で補数化して入力し、シフトレジスタ
２９の第６段（係数32）の出力をそのまま入力
し、これらを加算して、32/256（do+1＋do）−32/
２５６（do+2＋do-1）を出力する。また、全加算器
３９はシフトレジスタ２９の第３段（係数４）の
出力をインバータ３４で補数化して入力し、第８
段（係数128）の出力をそのまま入力し、これら
を加算して、124/256（do+1＋do）を出力する。 全加算器３５，３６の出力は全加算器４０で加
算され、全加算器３７，３８の出力は全加算器４
１で加算される。更に全加算器４１，３９の出力
は全加算器４２で加算され、全加算器４０，４２
の出力は全加算器４３で加算される。これにより
全加算器４３からは前記第(1)式の補間データｄが
出力される。 補間データｄは、アンド回路４４に入力され、
また、現データdnはタイミング合せ用シフトレ
ジスタ４５を介してアンド回路４６に入力され、
クロツク，CLKにより交互に読み出されて
（この交互読み出しはサンプリング周波数の２倍
の周波数で行なわれる）、オフ回路４７からは各
入力データの中間時点に補間データが追加された
データが出力される。このデータは、シリアル−
パラレル変換器４８でパラレルデータに変換され
た後、Ｄ−Ａ変換器４９でアナログ信号に変換さ
れ、ローパスフイルタ５０を介して出力端子５１
から出力される。 なお、各係数k1〜k5の分母1/256は前述のよう
に現データdnと最終的な補間データｄとの相対
的な関係として設定することができるので、シリ
アル−パラレル変換器４８において補間データｄ
を現データdnに対して相対的に８ビツト分シフ
トダウン（1/256倍）したタイミングでＤ−Ａ変
換器４９でＤ−Ａ変換したり、補間データｄをＤ
−Ａ変換した後にアナログ的に1/256に減衰させ
てローパスフイルタ５０に入力する等様々な方法
で付与することができる。 第４図は、第３図の構成によるフイルタ特性
（入力端子１０からオア回路４７までの間の特性）
を示したものである。第４図において曲線Ａは右
の目盛を用いたもの、曲線Ｂはそれを拡大したも
ので左の目盛を用いたものである。このグラフに
よれば、０〜20kHzでの減衰率は−3dB以内に押
えられているので（20kHzで−2.71dB）、十分に
実用となる特性である。 なお、参考までに、多項式の次数等を様々に変
えた場合の特性を第５図から第１１図に示す（第
４図と同様に曲線Ｂは曲線Ａを拡大したものであ
る）。各図における次数、係数の設定は次のとお
りである。
【表】
以上説明したように、この発明によれば、補間
用係数値の付与を第２のデータシフト手段を構成
するシリアルシフトレジスタのデータ取出ビツト
位置の選択とこれらシリアルシフトレジスタの出
力をシリアル加算するシリアル加算手段により実
現したので補間用係数を数値として持つ必要がな
くなり、係数ROM等の係数記憶手段を不要とす
ることができる。また、係数付与のための乗算器
も不要となり、構成を簡略化してコストの低減を
図ることができる。
用係数値の付与を第２のデータシフト手段を構成
するシリアルシフトレジスタのデータ取出ビツト
位置の選択とこれらシリアルシフトレジスタの出
力をシリアル加算するシリアル加算手段により実
現したので補間用係数を数値として持つ必要がな
くなり、係数ROM等の係数記憶手段を不要とす
ることができる。また、係数付与のための乗算器
も不要となり、構成を簡略化してコストの低減を
図ることができる。
第１図ａは従来におけるデイジタル−アナログ
変換回路の構成を示すブロツク図、第１図ｂはこ
の発明が適用されるデイジタル−アナログ変換回
路の構成を示すブロツク図、第２図は多項式補間
の原理を説明するための線図、第３図はこの発明
の一実施例を示すブロツク図、第４図は第３図の
回路のフイルタ特性を示すグラフ、第５図乃至第
１１図は第３図の構成において多項式の次数、係
数を様々に設定した場合のフイルタ特性を示すグ
ラフである。 １０…入力端子、１１〜１９…データデイレイ
用シフトレジスタ、２０〜２４，３５〜４３…全
加算器、２５〜２９…係数付け用シフトレジス
タ、５０…ローパスフイルタ、５１…出力端子。
変換回路の構成を示すブロツク図、第１図ｂはこ
の発明が適用されるデイジタル−アナログ変換回
路の構成を示すブロツク図、第２図は多項式補間
の原理を説明するための線図、第３図はこの発明
の一実施例を示すブロツク図、第４図は第３図の
回路のフイルタ特性を示すグラフ、第５図乃至第
１１図は第３図の構成において多項式の次数、係
数を様々に設定した場合のフイルタ特性を示すグ
ラフである。 １０…入力端子、１１〜１９…データデイレイ
用シフトレジスタ、２０〜２４，３５〜４３…全
加算器、２５〜２９…係数付け用シフトレジス
タ、５０…ローパスフイルタ、５１…出力端子。
Claims (1)
- 【特許請求の範囲】 １ 順次入力される各サンプルデータの中間時点
に所定の補間多項式に基づく補間データを追加
し、その補間されたサンプルデータをデイジタル
−アナログ変換してアナログ信号として出力する
デイジタル−アナログ変換回路であつて、前記補
間データを生成するための構成が、 前記入力される１つのサンプルデータを保持可
能なビツト数を有するシリアルシフトレジスタを
１単位としてこれを前記補間多項式の項数に対応
する数だけ順次直列に接続してなり、前記順次入
力されるサンプルデータをこの直列接続された先
頭に下位ビツトからシリアル入力して順次シフト
していき、これらサンプルデータを前記各単位シ
リアルシフトレジスタの出力ビツト位置から同一
の重みで順次シリアル出力するように構成された
第１のデータシフト手段１１〜１９と、 この第１のデータシフト手段の先頭に入力され
るサンプルデータ（do+5）または前記各単位シリ
アルシフトレジスタ１１〜１９の出力ビツト位置
から出力されるサンプルデータをそれぞれシリア
ル入力して順次シフトするシリアルシフトレジス
タからなり、これらシリアルシフトレジスタの所
定の係数に対応した単一または複数のビツト位置
からそれぞれサンプルデータをシリアル出力する
ことにより、当該所定の係数に対応した重みが付
与された複数のサンプルデータを出力する第２の
データシフト手段２５〜２９と、 この第２のデータシフト手段から出力される複
数のシリアルサンプルデータ同士を相対的に同一
のタイミングでシリアル加算して、前記補間多項
式に基づく補間データ作成し出力するシリアル加
算手段３５〜４３とを具備してなるデイジタル−
アナログ変換回路。 ２ 前記補間データが、 ｄ＝x 〓l=1 Rl／2m（do+l＋do-l+1）(-1)l-1 で表わされることを特徴とする特許請求の範囲第
１項に記載のデイジタル−アナログ変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048377A JPS59174018A (ja) | 1983-03-23 | 1983-03-23 | デイジタル−アナログ変換回路 |
| BR8401266A BR8401266A (pt) | 1983-03-23 | 1984-03-20 | Composto basico,seu polimero,homopolimero linear,copolimero linear e copolimero inter-ligado,processo para a sua preparacao e seu uso com resina de permuta ionica |
| US06/591,607 US4580128A (en) | 1983-03-23 | 1984-03-20 | Digital signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048377A JPS59174018A (ja) | 1983-03-23 | 1983-03-23 | デイジタル−アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59174018A JPS59174018A (ja) | 1984-10-02 |
| JPH048965B2 true JPH048965B2 (ja) | 1992-02-18 |
Family
ID=12801628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048377A Granted JPS59174018A (ja) | 1983-03-23 | 1983-03-23 | デイジタル−アナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4580128A (ja) |
| JP (1) | JPS59174018A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681009B2 (ja) * | 1986-01-20 | 1994-10-12 | 三菱電機株式会社 | デジタルフイルタ装置 |
| JPS6383962A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | ディエンファシス切換え回路 |
| IT1215331B (it) * | 1987-01-09 | 1990-02-08 | Sgs Microelettronica Spa Ora S | Merodo di ricostruzione di un segnale analogico, in particolareper telefonia digitale, e dispositivo circuitale operante secondo tale metodo. |
| US4782324A (en) * | 1987-05-06 | 1988-11-01 | Genrad, Inc. | Digital signal synthesizer |
| JP2662694B2 (ja) * | 1988-05-10 | 1997-10-15 | 株式会社日立製作所 | デジタル保護リレー装置 |
| JPH07105724B2 (ja) * | 1989-07-14 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| US5182559A (en) * | 1989-07-28 | 1993-01-26 | Alpine Electronics, Inc. | Digital-analog converter with plural coefficient transversal filter |
| US5012245A (en) * | 1989-10-04 | 1991-04-30 | At&T Bell Laboratories | Integral switched capacitor FIR filter/digital-to-analog converter for sigma-delta encoded digital audio |
| JPH03175715A (ja) * | 1989-12-04 | 1991-07-30 | Sony Corp | ディジタル情報信号再生装置 |
| JPH0923137A (ja) * | 1995-07-10 | 1997-01-21 | Sony Corp | 信号処理装置 |
| US6075475A (en) * | 1996-11-15 | 2000-06-13 | Ellis; Randy E. | Method for improved reproduction of digital signals |
| DE19834212A1 (de) | 1998-07-29 | 2000-02-10 | Siemens Ag | Steuergerät in einem Kraftfahrzeug und von diesem verwendeter Drucksensor |
| DE19930113B4 (de) | 1999-06-30 | 2006-09-14 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Filtern eines einen digitalen Datenstrom repräsentierenden Signals |
| US7068788B2 (en) * | 2001-01-04 | 2006-06-27 | Maxim Integrated Products, Inc. | Data encryption for suppression of data-related in-band harmonics in digital to analog converters |
| JP3955488B2 (ja) * | 2002-03-19 | 2007-08-08 | 富士通株式会社 | 信号処理装置 |
| FR2897968B1 (fr) * | 2006-02-24 | 2008-11-21 | Airbus France Sas | Systeme de detection d'incendie et aeronef equipe d'un tel systeme |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940361A (ja) * | 1972-08-28 | 1974-04-15 | ||
| JPS56140723A (en) * | 1980-04-02 | 1981-11-04 | Hitachi Ltd | Waveform smoothing circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2258060B1 (ja) * | 1973-12-28 | 1978-09-08 | Ibm France | |
| US4446529A (en) * | 1981-01-26 | 1984-05-01 | Rca Corporation | Linear interpolation between regularly spaced digital samples |
-
1983
- 1983-03-23 JP JP58048377A patent/JPS59174018A/ja active Granted
-
1984
- 1984-03-20 US US06/591,607 patent/US4580128A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940361A (ja) * | 1972-08-28 | 1974-04-15 | ||
| JPS56140723A (en) * | 1980-04-02 | 1981-11-04 | Hitachi Ltd | Waveform smoothing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59174018A (ja) | 1984-10-02 |
| US4580128A (en) | 1986-04-01 |
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