JPS61172427A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、低域通過特性を有するディジタルフィルタに
係わり、特に、位相制御系の位相補償回路に用いて好適
なディジタルフィルタに関する。

〔発明の背景〕

従来、ビデオテープレコーダの位相制御系の位相補償回
路とじ【は、−次ラグリードフィルｐ　（ｌａｇ−１ｅ
ａｄ　ｆｉｌｔｅｒ　）　４Ｉ性を有するアナログ構成
の低域通過フィルタが用いられている。

゛　第３図はかかるフィルタ（以下、−次ラグリードフ
ィルタという）の−例を示す構成図であって、１．２は
抵抗、５はコンデンサ、Ｘは入力信号、Ｙは出力信号で
ある。

かかるフィルタの伝達関数Ｇ（＃）は、抵抗１゜２の抵
抗値を夫々Ｒ１，Ｒ１、コンデンサ５の静電容量をＣと
すると、次のように表わされる。

但し％Ｔ＊　＝Ｃ（凡１＋　Ｒｔ　） Ｔｚ　＝ＣＣ２ ０のフィルタの周波数特性は第６図のようＫなリ、折点
周波数り、−ｈは夫々次のように表わされる。

ｆｒ、　＝　１／２πＴ＋　　、　ｆＨ＝　１／２πＴ
２ところで、近年、電子回路の集積回路（ＩＣ）化が進
み、フィルタについてもＩＣ化の要望が高まりている。

しかしながら、上記のようなアナログ構成のフィルタは
、これをＩＣ化するに際して、コンデンサ５は外付けに
する必要があるし、また、コンデンサ３の起動手段が設
けられるなどでＩＣパッケージの入出力ピンが多くなり
、ＩＣ化に適さない回路構成となっている。

また、このフィルタは、コンデンサ５からリーク電流が
生じたり、コンデンサ５の劣化などにより、特性の劣化
が免れなかった。

そこで、かかる問題点を解消するために、ディジタル構
成の低域通過フィルタ、すなわち、ラグリードフィルタ
が提案された。

第７図はかかる従来のラグリードフィルタの一例を示す
構成図であって、４，５は加算器、６．７．８は乗算器
、９′は単位遅延素子である。

このラグリードフィルタは、フィート°パックループと
フィードフナワードループとを有する巡回形フィルタ構
成をなすものであって、乗算器６，７．８の入力信号に
乗する係数を夫々α。

ｈ、ａとすると、２平面での伝達関数Ｇ　Ｃｚ）は、一
般に良く知られているように、次式で表わされる。

さて、このラグリードフィルタの特性が第３図の低域通
過フィルタの特性と同等であるためには、式（２）が式
（１）と等測的に一致しなければならない。そこで、２
変換の一方式である差分近似法を用いて係数αｓｈａ’
を求めると、夫々次のように表わされる。

ｃ　＝−Ｔ１／（Ｔ＋Ｔ１）ノ このように、係数α、Ａ、Ｃを設定するととＫより、第
７図に示すラグリ−ドフィルタは第３図に示すアナログ
構成のフィルタと同等の特性をもたせることができる。

このラグリードフィルタは、ＩＣ化するに際して、これ
ＶＣ１％有の入出力ビンは必要とせず、特性の劣化は生
じない。しかし、実際にこのラグリードフィルタを形成
する場合には、加算器４．５や乗算器６．’７．８の後
段にデータを保持するためのレジスタが必要であり、し
かも、乗算１Ｓ６１７，８の後段のレジスタは、たとえ
ば入力データＸが１０ビツトであるとすると、夫々１８
ビット以上のデータを処理しなければならず、レジスタ
が大型となる。また、乗算器６゜７．８の係数αｊ、Ｃ
は非常に高い精度で設定されていなければならないこと
から、これら係数αｏｈａ”を保存しておくために、８
〜１０ビツトのＲＯＭ（リードオンリメモリ）を必要と
する。

このよ５Ｋ、従来の巡回形ディジタルフィルタは、数多
くのレジスタ、特に大型のレジスタやメモリを必要とす
ることから、素子数が膨大なものとならざるを得なかっ
た。

また、ラグリードフィルタ特性を有するディジタルフィ
ルタを実現する方法として、移動平均法を利用したもの
も知られている。この方法は、複数のサンプルデータな
平均化し、かつ、平均化するサンプルデータな１サンプ
リング点づつ順次づらしていくようにしたものである。

しかし、この移動平均法によるラグリードフィルタは、
折点周波数（カットオツ周波数）ｆｃが平均化するサン
プルデータの個数に依存しており、折点周波数りを低く
するためには、その個数を多くとらねばならない。

以上のように、従来のラグリードフィルタ特性を有する
ディジタルフィルタは素子を多く必要とし、特に、ビデ
オテープレコーダの位相制御系の位相補償回路に用いる
ことは、ＩＣ化を前提としても、コストの面で現実的で
はなかった。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を除き、サンプリ
ング周波数に対して折点周波数が充分低いローパスフィ
ルタ特性を得ることができ、素子数を低減して回路規模
を縮小することかできるようにしたディジタルフィルタ
を提供するＫある。

〔発明の概要〕

この目的を達成するために、本発明は、入力信号をりａ
ツクの数で表わし、２個のアップダウンカウンタでクロ
ックをアップカウントやダウンカウントするととＫより
、信号の加算、減算、乗算処理を時分割に行ない、ラグ
リードフィルタ特性を得るようにした点に４１徴がある
。

さて、上記（２）式は次のよ５に変形できる。

ここで、 α−−＝１＋Ｃ ａ　＝　６−　ｃ　　−１ ７１＝−ｃ とすると、上式は次のようになる。

この式（４）は、伝達関数がべの回路と伝達関数が（１
−β）／（１−Ｉ　Ｚ−’　”）の回路とが並列接続さ
れた回路の伝達関数を表わしている。

ところで、上記式（４）の右辺第２項 をみると、これは次のような無限級数で表わされる。

したがって、伝達関数（１−７’　）　／　（１−ｐ　
ｚ−ｔ　）の回路の入力なＸとすると、その出力Ｗは次
のようｋなる。

Ｗ＝（１−β）　（１＋Ｉ’　ｚ−’＋ＩＩ”ｚ−”＋
　・−＋／ｚ−−−−−）Ｘこの式から明らかなよ５に
、この回路は、入力信号をサンプリングし、単位遅延時
間Ｔのル倍だけ遅延されたサンプルデータＫ（１−β）
ＩＩ′″の重みをつけ、このように重みづけした無限数
のサンプルデータについて逐次移動平均していることに
なる。

このためＫ、伝達関数が（１−β）／（１−β・２）の
回路はローパスフィルタ特性を有し、ＪＫ応じて折点周
波数が変化する。上記式（４）に示す伝達関数の回路は
、かかるローパスフィルタ特性を有する回路と伝達関数
ａの回路とが並列接続されてなり、全体として第６図に
示す一次のラグリードフィルタ特性を奏するものである
。

本出願人は、先に、上記式（４）　ＶＣ示した伝達関数
を有し、第２図に示すように、加算器１０　、１５、乗
算器１１　、１４　、１６および単位遅延素子１５でも
りて構成して一次のラグリードフィルタ特性を有するデ
ィジタルフィルタを提案した（特願昭５９−６２１５５
号）。かかるラグリードフィルタにおいて、加算器１３
、乗算器１４　、１６および単位遅延素子１５からなり
、単位遅延素子１５と乗算器１６とで帰還ループを形成
する回路１２は、上記式（５）で表わされる伝達関数を
有するローパスフィルタ特性のフィルタ（以下ディジタ
ルＬＰＦ）を構成しており、このディジタルＬＰＦ１２
と乗算器１１とが並列接続されて一次のラグリードフィ
ルタが構成されている。

そこで、まず、ディジタルＬＰＰ１２が上記式（５）の
伝達関数を有することを説明する。

いま、乗算Ｍ１１４の係数を１／Ｌ　、乗算５１６の係
数を（Ｌ−１）とすると、 であるから、ディジタルＬ　Ｐ　Ｆ１２の伝達関数ｄ（
ｚ）は、 となる、ここで、’Ｊ＝（Ｌ−１）／Ｌとすると、上記
伝達関数Ｇ　（ＪＦ）は、 となり、上記〔５）式と一致する。したがって１乗算器
１４の係数を（１−ＩＩ）、乗算器１６の係数をβ／（
１−β）Ｋ設定することｋより、ディジタルＬＰＦ１２
はローパスフィルタ特性を呈することｋなる。

かかる構成のディジタルＬ　Ｐ　Ｆｌｚｉｃおい【は、
所定の特性を得るべく乗算器１１の係数αや乗算器１４
．１６の係数１／Ｌ　、　Ｌ　−１を任意に設定できる
から、 ：１ に設定するととｋより、乗算器目を単にレジスタでもク
ズ構成できるし、さらに、Ｌ　：　２’　ｉ（設定する
ことｋより、乗算器１４の係数ｔ　／Ｌが１／２Ｌとな
って乗算器１４も単なるレジスタで、また、乗算器１６
の係数（Ｌ−１）が２’−ｔとなりてシフトレジスタと
減算器とで構成できる。

このように、乗算器１１　、１４　、１６がレジスタで
構成、あるいはレジスタを含み、かつ、レジスタはデー
タ保持機能を有することから、これら乗算器の出力デー
タを保持するための特別のレジスタを必要とせず、この
ために、素子数が大幅に低減できる。

しかしながら、かかるデジタルＬ　Ｐ　Ｆ１２ｋｍおイ
テも、加算５１０　、１５、乗算６ｔｔ　、　１４　、
１６および単位遅延素子１５は独立に構成されるもので
あるから、やはり、素子数が多くなる。

本発明は、第２図に示すディジタルフィルタをさらに変
形し、加算器、減算器などの異なる機能を有する部分を
統合して単一の回路でもって構成可能とし、素子数の大
幅な低減化を実現可能としたものである。

〔発明の実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるディジタルフィルタの一実施例を
示すブロック図でありて、１７　、１８は乗算器、１９
は減算器であり、第２図に対応する部分には同一符号を
つけている。

第１図において、ディジタルＬＰＦ１２は、入力信号Ｘ
が供給される加算器１３と、この加算器１３の出力信号
を遅延する単位遅延素子１５と、との単位遅延素子１５
の出力信号と所定係数とを乗算処理する乗算回路１７と
、単位遅延素子１５の出力信号から乗算＠１７の出力信
号を減算する減算５１９と、加算器１５の出力信号と所
定係数とを乗算処理する乗算器１Ｂとからなり、単位遅
延素子１５、乗算５１７および減算器１９が帰還ループ
を構成しズ減算器１９の出力信号を加算器ｔＳＶｃ供給
するとともに、乗算器１８の出力信号をディジタルＬＰ
Ｆ１２の出力信号Ｗとするものである。

そこで、いま、乗算器１７　、１８の係数を夫々人。

Ｂとすると、ディジタルＬＰＦ１２の伝達関数Ｇ（ｚ）
は、 となり、これを上記式（６）と対比するととにより、Ｂ
＝− となる。したがって、乗算器１７，１８の係数をとも）
（１／ＬＶｃすることｋより（すなわち、乗算器１７　
、１８？ＩＣ同一分周機能をもたせるととｋより）。

第１図のディジタルＬＰＰ１２の特性は第２図のディジ
タルＬＰＦ１２の特性と等しく、このことから、この実
施例は上記式（４）で示す伝達関数を有するラグリード
フィルタである。

ディジタルＬＰＦ１２のかかる構成によると、乗算器１
７．１８に供給されるデータは同一であって、ただ、単
位遅延素子１５によって夫々に供給されるデータの供給
タイミングが異なるだけであるから、乗算器１７　、　
ｔｓを共通にすることが可能である。また、加算８１５
と単位遅延素子１５との間には、何も回路が設けられて
いないことから、加算器１５にデータ保持機能をもたせ
るととｋより、加算器１５と単位遅延素子１５とを一体
とすることも可能となる。さらに％入力信号Ｘは周期Ｔ
（上記式ｅ）参照）でサンプリングされたサンプルデー
タからなり、加算器１５はサンプルデータが供給された
ときに、減算器１９からのデ−タと入力されたサンプル
データとの加算処理を行な５ものであるから、この加算
処理を行なう前に減算器１９で減算処理を行なりて得ら
れたデータを加算器１５で保持させることにより、加算
器１３と減算器１９とを加算処理と減算処理とを交互に
行なう回路でもって統合して構成することが可能となる
。

以上のことから、この実施例では、それを構成する°個
々の回路が統合可能となり、素子数が太幅に低減されて
回路規模が大幅に縮小できることｋなる。

第３図は第１図に示した実施例の一具体例を示すブロッ
ク図であって、２０＾２５は入力端子、２４は制御回路
、２５〜２８はアップダウンカウンタ、２９はラッチ回
路、３０＾５２はオア回路、５５＾５７はスイッチ回路
である・ また、第４図は第３図における各部の信号のタイミング
関係を示すタイミングチャートであって、第３図に対応
する信号には同一符号をつけている。

この実施例は、位相制御系における位相補償回路を例と
して示したものであり、入力端子２０からは位相基準信
号ｆＢ、Ｆが、入力端子２１からは被制御系（図示しな
いが、たとえば、ビデオテープレコーダにおけるシリン
ダモータなど）の位相を表わす被制御信号ｆｉ　１１が
、また、入力端子２２　、２５からは一定周波数のクロ
ック信号ＣＰ、。

ｃｐ、が夫々供給される。

制御回路２４は、位相基準信号ｆＲＩＦと被制御信号人
、との位相比較を行なって両者の位相差に出力するとと
もに、少なくともこの位相比較を行なう期間（すなわち
、差信号Ｘの時間幅）をレベル）となる切替制御信号Ｕ
／Ｄと、後述するタイミングでラッチパルス几Ｐ、プリ
セットパルスＰＳおよび切換信号ＳＺｔとを発生する。

アップダウンカウンタ２５　、２６　、２７は別々に示
しているが、実際にはこれらは単一のアップダウンカウ
ンタからなり、このアップダウンカウンタの下位ビット
部分がアップダウンカウンタ２５　、２６であって、夫
々分周機能を有している。

ここで、アップダウンカウンタ２５は入力クロック信号
ＣＰ−ａをｔ／ｌｔＬ倍に分周し、アップダウンカラン
４２６は入カクａツク信号ＣＰ−ｈｆａ倍に分周するも
のとする。ここで、櫂は第７図の乗算器１１の係数、１
／１１は同じく乗算器１７．１８の係数である。

次ｋ、この実施例の動作を第４図のタイミングチャート
な用いて説明する。

いま、制御回路２４からの切替制御信号Ｕ／Ｄアップカ
ウントモードに設定されると、制御回路２４に位相基準
信号ｆｎｗと被制御信号Ｊ”４　ｍとが供給され、差信
号Ｘが発生する。この差信号を回路５５　、５４はオン
している。また、切替制御信イッチ回路５７はｆ３）側
に閉じている。さらｋ、こノドき、アップダウンカウン
タ２８の値は零であってスイッチ回路３６はオフしズい
る。

そこで、入力端子２５からのクロック信号ＣＰ。

は、スイッチ回路３４、オア回路５０を介し、入力クロ
ックＣＰ−ａとしてアップダウンカウンタ２５に供給さ
れ、ｔ／ａＬ倍に分周される。また、アップダウンカウ
ンタ２６には、入力端子２２からスイッチ回路５５を介
してクロック信号ＣＰ、とアップダウンカウンタ２５の
分周出力とが、オア回路５雪を介し、入力クロックＣＰ
−Ａとして供給される。クロック信号ＣＰ、、ＯＦ、は
同一周波数で位相が異なりており、アップダウンカウン
タ２６からは入力クロックｃｐ−ｂが４倍に分周された
分局出力が得られる。この分周出力がアップダウンカウ
ンタ２７で入力クロックＣＰ−ｃとしてアップカウント
される。

差信号Ｘの期間にアップダウンカウンタ２５に供給され
るクロック信号ＣＰ、の数と、アップダランカウンタ２
６に供給されるクロック信号ＣＰ。

の数とは等しく、これをＸｌとすると、アップダウンカ
ウンタ２５の分局出力の数はＸｔ　／”　Ｌとなり、ま
た、アップダウンカウンタ２６の分局出力の数は、 となるから、この数がアップダウンカウンタ２７に加算
される。

ここで、差信号Ｘ、が第１図の入力信号Ｘの最初のサン
プルデータとし、また、アップダウンカウンタ２７の初
期値が零とすると、上記式（８）の値は第１図における
この最初のサンプルデータに対する出力信号Ｙの最初の
データである。

以下、動作がわかり易いよ５ｋ、差信号Ｘ、とアップダ
ウンカウンタの初期値が上記のものとする。

これとともに、アップダウンカウンタ２８ｋ。

入力クロックＣＰ−ｄとして、入力端子２３からスイッ
チ回路５４、オア回路３２を介してクロック信号ＣＰ、
が供給される。この結果、差信号Ｘ１が終ったとぎｋは
、アップダウンカウンタ２８に値Ｘ、が設定される。こ
れｋよって、アップダウンカウンタ２Ｂの出力信号ＥＱ
は″Ｈ′となり、スイッチ回路３６がオンする。

差信号ＸがＬ　となりてさらに切換制御信号ｍ回路２４
はラッチパルスＢＰを発生し、これｋよってアップダウ
ンカウンタ２７の上記式（ｆ３）のデータがラッチ回路
２９にラッチされる。

アップダウンカウンタ２５〜２８はダウンカウントモー
ト°となり、また、スイッチ回路３５がオンする。そこ
で、クロック信号ＣＰ、がスイッチ回路５５　、５６　
、５７およびオア回路３１を介し、入力クロックＣＰ−
ｈとしてアップダウンカウンタ２６に供給され、その分
周出力がアップダウンカウンタ２７でダウンカウントさ
れる。これとともに、このりａツク信号ＣＰ、は、スイ
ッチ回路５５　、５６およびオア回路３２を介し、入力
クロックＣＰ−ｄとしてアップダウンカウンタ２８に供
給される。アップダウンカウンタ２８はこの人力クロッ
クＣＰ−ｄを初期値Ｘ、からダウンカウントし、そのカ
ウント値が零となると、出力信号ＩＱが零となってスイ
ッチ回路３６はオフする。したがって。

アップダウンカウンタ２ＢはＸ、だけダウンカウントし
たことＫなり、その間、アップダウンカウンタ２７は、
アップダウンカウンタ２６の分局出力をダウンカウント
する。したがって、アップダウンカウンタ２７のデータ
は、 となる。このデータは第１図の乗算器１７で得られるデ
ータに等しい。

スイッチ回路３７を四側に閉じるとともに、プリセット
パルスＰＳを発生し、上記（９）式で示すアップダウン
カウンタ２７のデータをアップダウンカウンタ２８にプ
リセクトする。

これｋともなって、アップダウンカウンタ２８の出力信
号ＪＱはＨとなり、スイッチ回路３６が再びオンする。

そこで、クロック信号ＣＰ、はスイッチ回路３５４５６
　、５７を通り、アップダウンカウンタ２５でｔ／ｌｚ
Ｔ。

倍に分周された後、さらに、オア回路３１を介してアッ
プダウンカウンタ２６に供給され、ａ倍に分周されてダ
ウンカウントモードにあるアップダウンカウンタ２７に
供給される。これとともｋ。

このクロック信号ＣＰ、は、スイッチ回路５５　、５６
およびオア回路３２を介してアップダウンカウンタ２Ｂ
ＶＣも供給される。

アップダウンカウンタ２８がこのクロック信号ＣＰ、を
ｘ、／Ｌだけダウンカウントし、そのデータが零となる
と、アップダウンカウンタ２８の出フする。したがって
、アップダウンカウンタ２８がｘ、／　Ｌだけダウンカ
ウントする間に、アップダウンカウンタ２７は、 −Ｘ　−Ｘα＝□ Ｌ　　、Ｌ　　　　　Ｌ２ だけダウンカウントし、そのデータは、となる。このデ
ータは、第１図において、入力信号Ｘの最初のサンプル
データＸ、を乗算器１７および減算器１９で処理し、さ
らに、乗算器１８で乗算処理して得られるデータに等し
い。

次ｋ、切換制御信号Ｕ／Ｄと切換信号８１９とアップカ
ウントモードに、スイッチ回路５５がオフするとともｋ
、スイッチ回路５７は■側に閉じる。

そして、制御回路２４では、位相基準信号ムヨと被制御
信号ｆ０との位相比較が行なわれ、次の差信号Ｘ、が発
生される。これｋよりてスイッチ回路５５　、５４がオ
ンし、以下、差信号Ｘ、　ｋ対して上記の動作が繰り返
される。

差信号Ｘ、によりてスイッチ回路５５　、５４がオンし
ている間にアップダウンカウンタ２７でアップカウント
する値は、先の説明から明らかなようｋ。

であるから、この値と式（１０）で示す値との和、すな
わち、 がラッチ回路２９でラッチされるデータである。

この式（１ので表わされるデータを第１図についてみる
と、第１項は、入力信号Ｘの２番目のサンプルデータＸ
、　Ｋ乗算器１１で係数理を乗じたものであり、第２項
は、このサンプルデータＸ、　Ｋ乗算器１８で係数ｔ　
／Ｌを乗じたものであり、第３項および第４項は先に説
明したとおりのものである。この場合、式（１のの第２
項、第３項および第４項の和は、サンプルデータＸ２と
減算５１９の出力サンプルデータとを加算５１５で加算
し、さらに、乗算器１８で係数１／１１を乗じたもので
ある。したがって、ラッチ回路２９でラッチされるデー
タは、第１図の出力信号Ｙのサンプルデータとなる。

以下、制御回路２４が差信号Ｘ′を出方する毎に上記の
動作が繰り返される。

５番目の差信号為が制御回路２４）Ｃ得られることによ
るラッチ回路２９でのラッチデータＹ；は、 となり、差信号Ｘ′が発生する周期をＴとすると、８−
；・年；、・・・はｘ、、　ｗ対してＴ、２Ｔ、・・・
だけ進んだものである。そこで、ある入力信号Ｘ力信号
Ｘを周期Ｔでサンプリングした夫々のデータとし、４Ｔ
周期の進みを２４（但し、４＝’　＃　１　＃　２　＃
・・・）と表わし【、夫４の差信号Ｘｎ　ｅＸ？Ｌ−１
＃　Ｘｓ−；　＊　”・’を夫々、ｘ７：’　、　ｘｚ
−’　、　ｘｚ−”　。

・・・と表わすと、 となる。この式の第２項以下の級数は、杏 で表わされて上記式（６）と一致する。したがって。

この実施例は、第２図、すなわち、第１図に示した実施
例と同じラグリードフィルタ特性ヲ有していることがわ
かる。

ここで、第３図と第１図の各構成部分を対比する。

まず、制御回路２４が差信号Ｘを発生し、スイッチ回路
５５　、５４がオンしたときには、アップダウンカウン
タ２６が乗算器１１としての作用をなし、アップダウン
カウンタ２５　、２６が一体となって乗算器１Ｂとして
の作用をなしている。また、アップダウンカウンタ２７
は加算器１０　、１５双方の作用をなしている◎ 次に、アップダウンカウンタ２８がダウンカウントし、
アップダウンカウンタ２７では、スイッチ回路５５　、
５６　、５７およびオア回路３１を介してりロック信号
ＣＰ、が供給されるアップダウンカウンタ２６の分周出
力をダウンカウントするが、これは、第１図において、
出力信号Ｙから乗算器１１の出力信号ａＸを減算して乗
算器１８の出力信号を得るものである。この出力信号は
、また、加算器１５の出力信号が単位遅延素子１５で単
位時間遅延された後、減算器１９、加算器１５、乗算器
１８の経路を得たデータに等しい。

次いで、アップダウンカウンタ２７のデータがアップダ
ウンカウンタ２８にプリセットされ、クロック信号ＣＰ
２がアップダウンカウンタ２５で分周されて供給される
アップダウンカウンタ２６の分局出力をアップダウンカ
ウンタ２７がダウンカウントする。この場合、乗算器１
７　、１８の係数は等しく１／Ｌであり、入力信号のタ
イミングが単位遅延素子１５で異なるだけで値が等しい
データである。したがって、このときには、アップダウ
ンカウンタ２８にプリセットされるデータそのものが乗
算器１７の出力データに相当Ｌ（したがって、アップダ
ウンカウンタ２５　、２６は乗算ｆｌ１７としても作用
したことＫなる。、）、アップダウンカウンタ２５　、
２６が乗算器１Ｂとしての作用をなしている。アップダ
ウンカウンタ２７は、ダウンカウントすることにより、
減算５１９としての作用をなしている。第１図では、減
算器１９で減算処理がなされてから乗算器１Ｂでの乗算
処理がなされているが、第３図ではその順序が逆になる
だけである。

このように、アップダウンカウンタ２５　、２６は時分
割的にあるいは同時に乗算器１７．１８とし工作用し、
アップダウンカウンタ２６はまた乗算器日として作用す
る。また、アップダウンカウンタ２７は、アップカウン
トモードのとき同時に加算器ｔｏ　、　ｔｓとして作用
し、ダウンカウントモードのと鎗減算器１９として作用
する。

〔発明の効果〕

以上説明したように１本発明によれば、加算器、減算器
９分局機能を有する乗算器および単位遅延素子で構成さ
れ、これら回路はデータをディジタル的に処理するもの
であるから、これら回路の動作のタイミングずれを考慮
することにより、これら回路を統合することが可能とな
り、所定のラグリードフィルタ特性を高い精一度で維持
しつつ素子数を低減することができ、全体の回路規模が
大幅に縮小できてＩＣ化に非常に適するようｋなるとい
う優れた効果を得ることができる。

【図面の簡単な説明】

第１図は本発明によるディジタルフィルタの一実施例を
示すブロック図、第２図は第１図に示した実施例のもと
となるディジタルフィルタのブロック図、第３図は第１
図に示した実施例の一具体例を示すブロック図、第４図
は第３図の各部の信号のタイミング関係を示すタイミン
グチャート、第３図は従来のアナログ構成の１次ラグリ
ードフィルタを示す回路図、第６図はその特性図、第７
図は従来のディジタルフィルタの一例を示すブロック図
である。 １０・・・加算器、１１・・・乗算器、１２・・・ディ
ジタルＬＰＦ、１５・・・加算器、１５・・・単位遅延
素子、１７　、１８・・・乗算器、１９・・・減算器。 第１図 ノθ 第２　図 尺ｒ

Claims (1)

【特許請求の範囲】
1. 入力信号を一方の入力とする第１の加算器、該加算器の
   出力信号を遅延する単位遅延素子、該単位遅延素子の出
   力信号と第１の係数とを乗算処理する第１の乗算器、該
   単位遅延素子の出力信号と該第１の乗算器の出力信号と
   で減算処理し前記第１の加算器の他方の入力を生成する
   減算器および前記第１の加算器の出力信号と第２の係数
   とを乗算処理する第２の乗算器からなる１次のローパス
   フィルタと、前記入力信号と第３の係数とを乗算処理す
   る第３の乗算器と、該１次のローパスフィルタの出力信
   号と該第３の乗算器の出力信号とを加算する第２の加算
   器とを有し、ラグリードフィルタ特性をもたせたことを
   特徴とするディジタルフィルタ。