JPS6387008A - サンプルされたデータのトーン制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、サンプルされたデータのオーディオ信号と
共に使用するための高音部制御回路に関するものである
。

〈発明の背景〉 デジタル的にサンプルされたデータの高音部制御回路に
ついては雑誌”ワイヤレス　ワールド（無線１川界）”
の１９８２年９月号、第７７頁〜第７９頁の平田比の論
文で説明されている。この高音部制御回路は、縦続接続
された可変有限インパルス応答フィルタ、マルチプライ
ヤ、可変無限インパルス応答フィルタ、および第２のマ
ルチプライヤを具えている。２個のフィルタは別のマル
チプライヤ素子を含み、従って、高音部制御回路中のフ
ィルタとマルチプライヤとの縦続接続は合計４個のマル
チプライヤを含んでいる。

デジタル・マルチプライヤは比較的複雑て、高価な回路
素子になる可律性かある。アナログ・マルチプライヤは
温度および電源に対して敏感になる傾向があり、安定性
を確保するために相当な補償回路を必要とする。従って
、デジタル的にサンプルされたデータ高音部制御回路、
アナロク的にサンプルされたデータ高音部制御回路のい
ずれに対しても必要なマルチプライヤの数を減らすこと
が望ましい。

〈発明の機要〉 この発明は、マルチプライヤ回路を含み、高音部をブー
ストまたはカットするサンプルされたデータのトーン制
御回路に関するものである。トーン制御回路は、入力端
子と第１の信号加算回路とマルチプライヤ回路と第２の
信号加算回路と装置の出力端子との縦続接続を含んでい
る。入力信号は第２の加算回路の出力からの信号と減算
的に合成され且つ濾波される。濾波された差信号は第１
および第２の加算回路の各入力端子に供給される。

〈実施例の説明〉 以下、図を参照しつつこの発明の詳細な説明する。

この発明は、デジタル信号とデジタル・ハードウェアに
ついて説明されているか、例えば、遅延素子用の電荷転
送遅延線と周知の加算回路およびマルチプライヤとを使
用することによりアナログ的にサンプルされたデータ装
置にも適用することが出来る０図面中で、回路素子相互
間を接続する太い矢印は多数ビット並列ｔａ続を示し、
細い矢印は単一の導線を表わす。第１図に示す回路はよ
り普遍化されたトーン制御の実施例を示し、第２図に示
す回路はシリアルビット・デジタル装置の実施例を示す
ものである。双方の実施例は共に次式によって表わされ
る伝達関数Ｈ（Ｚ）を実行する。

ここで、Ｚは通常のＺ変換変数であり、Ａは制御変数、
Ｋはスケーラ定数である。Ａ＝１のときの伝達関数の極
およびゼロは一致し、応答はフラットになる。Ａ＝１に
だいする極およびゼロの３ｄＢ点ｆｐ、ｆＯ，はサンプ
ル周波数ｆ１とスケーラにとによって決定され、次式に
よって近似される。

ｆｐ、ｆｏ、〜にｆ　Ｉｌ／ｌｃ　；　Ｋ＜　１　、　
　・・・（２）Ａの値か１以外のときは ｆｐ　〜ｆ、（１＋Ａ）Ｋ／２π　　　・・・（３）ｆ
　ｏ　　＝　ｆ　−（１＋　Ａ）　　Ｋ／　２　πＡ　
　”（４）Ａの値か大きくなると極周波数は高くなり、
ゼロ周波数は減少する。Ａの値が小さくなったときは極
周波数は低くなり、ゼロ周波数は高くなる。かくして、
制御変数Ａを調整して極とゼロの位置を変えることによ
ってトーン制御を行うことが出来る。これによって第４
図に示すような、応答曲線群の各曲線か制御変数Ａによ
って決定される所望の応答曲線を生成することかできる
。高音部ブーストおよびカットは、それぞれ１以上、１
以下のＡについて得られる。

高い周波数では、周波数応答Ｈ（ｆ）は次式に収束する
。

Ｈ（ｆ）−（１＋Ａ）／（１＋　１／Ａ　）　；　Ｋ／
Ｔ　＜Ｔ　＜　ｌ／Ｔ・・・（５） ここで、Ｔはサンプル率の周期である。

第１図を参照すると、周波数ｆ、（例えば４４にｈｚ）
で発生するオーディオサンプルはバスｌＯに供給され、
該バス１０より加１’Ｉ！！２０の一方の入力ボートお
よび減算器３２の被減算入力ボートに供給される。

加算器２０によって発生された和出力はマルチプライヤ
２２の信号入力ボートに供給される。バス２３上の利得
制御信号はマルチプライヤ２２の利得制御人力ボートに
供給される。上記和のＡ倍積は加算器２４の一方の入力
ボートに供給され、該加算器２４はバス２５上に当該ト
ーン制御装置用の出力信号を発生する。

加算器２４からの出力信号は減算器３２の減数入力に供
給され、該減算器３２はそのときの入力信号と出力信号
との間の差に相当するサンプルを発生する。差サンプル
は、加算器３０と１サンプル期間遅延素子２８との直列
接続を含む帰納フィルタに供給され、その出力は加算器
３０の第２の入力に供給される。フィルタは、次式によ
って与えられる伝達関数Ｆ　（Ｚ）に従って上記差を積
分する。

Ｆ（：２）＝□　　　　　・・・（６）！！延素子２８
の出力は、濾波された上記差を一定の係数にで重み付け
またはスケーリングする重み付は回路２６に供給される
。重み付は回路２６は通常のシフト−加算マルチプライ
ヤである。あるいは、係数Ｋが２−１（Ｎは整数）を持
つように選択されている場合は、重み付は回路２６は濾
波された差のビットをより下位ビット位置にシフトさせ
るハード・ワイヤード・ビット−シフタでよい０重み付
は回路２６からの重みの付けられたサンプルは加算器２
０および加算器２４の各第２の入力ボートに供給される
帰納信号を構成する。

第１図のシステムは以下のように式（１）の伝達関数を
生成するように示すことができる。入力サンプル３よび
出力サンプルを夫々ｘ、Ｙと表わすと、減算器３２の出
力は（ｘ−ｙ）となり、遅延素子２８の出力は（Ｘ−Ｙ
）／（Ｚ−１）となる、この値は係数Ｋによって重み付
けされ、加算器２０に結合されて、和Ｘ＋Ｋ（Ｘ−Ｙ）
／（Ｚ−１）が生成される。加算器２０ノ出力はマルチ
プライヤ２２でＡ倍され、加算器２４に供給されて次式
で表わされる出力Ｙが発生される。

Ｙ−（Ｘ◆Ｋ（Ｘ−Ｙ）／（Ｚ−１））Ａ十Ｋ（Ｘ−Ｙ
）／（Ｚ−１）−−−−（７）あるいは Ｙ−ＡＸ−（１＋Ａ）Ｋ（Ｘ−Ｙ）／（Ｚ−１）　　　
　　　”（８）同類項を集めてＹ／Ｘについて解くと、
これは式（１）に等しい。

滑らかに増加／減少する信号ブーストあるいはカットを
生じさせるために、制御値Ａあるいは制御値Ａに相当す
る制御信号は、アップ／ダウン・カウンタおよびルック
アップ・テーブル（ＲＯＭ）を使用して発生される。第
１図では、サンプル率クロック周波数Ｆｓは分周器４４
て分周されて例えば３ヘルツの周波数に逓降される。こ
の信号は、それぞれスイッチ４２．４０が閉成されるこ
とに応答して選択的に付勢されるアンドゲート３６．３
８に結合されている。アントゲート３６．３８は付勢さ
れるとクロラフ信号をダウン−クロック入力りあるいは
アップ−クロック人力Ｕの何れかに供給して、アップ／
ダウン・カウンタを、その出力か増加または減少するよ
うに条件ずける。カウンタ３４の出力は、各アドレス入
力値に対して予め定められた値を与えるようにプログラ
ムされたＲＯＭ３５のアドレス入力ボートに結合されて
いる。これらの値は。

制御値Ａに直線的ステップあるいは対数的ステップを与
えるように選択されていてもよい。

システムの回路素子の固有の処理遅延により。

またサンプル率に基いて、システム中に補償用遅延素子
を含ませる必要があることもある０回路設計の当業者に
とっては、何処にこのような遅延を必要とするか、また
その遅延素子を含ませることが可使であることを容易に
理解することが出来る。

第２図の直列ビットの実施例は、時間的に最初に発生す
る連続するサンプルの最下位ビットＬＳＢと最後に発生
する符号ビットとをもった２の補数の２進サンプルを処
理するように配列されている。この例におけるサンプル
は２０ビツトの幅であると仮定されている。このシステ
ムは符号拡張シフトレジスタ５ＸＳＲを含み、該５ＸＳ
ＲはＸＮＤと表示された制御信号に応答して、ＸＮＤ信
号の変化の直前に発生するレジスタによるビット出力を
複製する出力段を含んている。第３図に示す信号ＸＮＤ
は各サンプルの符号ビットを、その発生からサンプル期
間の終了まで捕獲し、複製するようにタイミングかとら
れている。符号拡張関数は、通常の直列ビット・シフト
レジスタと直列に接続されたトランスペアレント・ラッ
チ（例えば５Ｎ１４ＬＳ３７３　）を用いて構成するこ
とか出来る。

第２図は、説明の都合上、アメリカ合衆国　テキサス州
　ダラスにあるテキサス　インストルメンツ　インコー
ホレーテッド（Ｔｅｘａｓ　ＩｎｓｔｒｕｍｅｎｔｓＩ
ｎｃ、）より市販されている７４ＬＳ３８４直列／並列
マルチプライヤによって構成することの出来るマルチプ
ライヤ５８を含んでいる。これは（Ｍｘ８）ビット・マ
ルチプライヤて１Ｍは直列マルチプライヤ・ビット数で
あり、数８は８個の並列被乗数ビットである。出力は（
Ｍ＋８）ビットの幅を生成する。

第２図に示す代表的な回路では、並列入力ボートに供給
される８ビツトの制御変数は、制御変数が１／１６乃至
１５の範囲をもつように４番目のビット位置と５番目の
ビット位置との間の２進点をもつものと仮定されている
。これは約±２４　ｄＢのブ−ストおよびカットの範囲
を与える。２進点は被乗数の４番目のビットと５番目の
ビットとの間に配とされているので、マルチプライヤに
よって与えられる積は実効的に２５の係数て増大させら
れる（マルチプライヤ中に１ビツト処理遅延を仮定する
）、この係数を補償するために、５ビツトの期間の実効
遅延かマルチプライヤによるものと考える。

さらに、この回路は加算器と減算器とを含み、これらは
それぞれｌサンプル・ビット期間の固有の処理遅延をも
つものと仮定する。

最後に第２図の実施例は係数にで差サンプルに重みを付
ける明確な重み付は素子を含んでいない、しかしながら
、直列ビット・サンプルは、サンプル・ビットをさらに
上位の位置あるいはさらに下位の位置へ実効的にシフト
する整数のビット遅延数によって直列ビット・サンプル
を遅らせたり、進めたりすることによって２Ｎの係数で
重み付けすることが出来る。第２図のシステムではこの
ようなやり方で係数Ｋによる重み付けが行われる。

第２図および第３図を参照すると、処理されるサンプル
は第３図に示すＦ８と示された信号によって特定された
サンプル率で、およびシステムのクロックΦ５によって
特定されたサンプル・ビット率で端子５０に供給される
。２０ビツト・サンプルはΦ８のクロック率をもった２
０個のパルス・バーストを含む（：ＬＯＣＫ　２０に応
答して５ＸＳＲ５２に供給（ローディング）される、サ
ンプル周期の開始時には、５ＸＳＲ５２に記憶された最
新のサンプルはレジスタからクロックで読出されて、加
算器７４および４ビツト期間たけサンプルを遅延させる
補償用遅延レジスタ５４に供給される。遅延レジスタ５
４の出力は加′Ｂｒ５５６の一方の入力端子に供給され
る。

第１図の遅延素子２８に対応する５ＸＳＲ６８の出力は
加算器５６の第２の入力端子に供給される。遅延レジス
タ５４が挿入されたことにより、　５ＸＳＲ６８からの
サンプルは５ＸＳＲ５２からのサンプルよりも４ビツト
期間だけ先行して加算器５５に到達する。これは５ＸＳ
Ｒ６８からのサンプルを５ＸＳＲ５２からのサンプルに
関して２−４すなわちｌ／１６だけスケーリングする効
果かあり、５ＸＳＲ６８からのサンプルを係数にで重み
付けすることに相当する。

加′Ｂ器５６からのサンプルの和は制御変数Ａでこれら
のサンプルを逓倍する直列／並列マルチプライヤ５８の
直列入力端子に供給される。マルチプライヤ５８によっ
て生成された積は加算器６０に供給され、該加算器６０
の出力は上記の積を７サンプル・ビット期間たけ遅延さ
せる補償用遅延レジスタ６２に供給される。

遅延レジスタ６２の出力は減算器７０の減数入力端子に
供給される。減算器７０の被減数入力端子は１７サンプ
ル・ビットの期間の遅延を与える補償用遅延レジスタ７
２を介して加算器７４の出力に結合されている。５ＸＳ
Ｒ５２から減算器７０の各入力端子に至る両方の信号路
（素子７４．７２、および素子５４．５６．５８．６０
．６２）中の遅延を等化するためにレジスタ７２か含ま
れており、それによって減算器７０に供給される減数お
よび被減数の双方の２進点が揃えられる。

減算器７０の出力は５ＸＳＲ６８の入力に供給され、該
５ＸＳＲ６８はＭｌ器７０によって与えられる差に１サ
ンプル期間の遅延を与える。　５ＸＳＲ６８の出力は加
算器７４の第２の入力に供給される。　５ＸＳＲ５２お
よび遅延レジスタ６２かうの出力サンプルをそれぞれＸ
、Ｙで表わすと、第２図の加算器７４および減算器７０
はたとえ第１図の対応する加算器３０および減算器３２
と多少配列が変えられていても、５ＸＳＲ６８の出力は
第１図の遅延素子２８の出力と等価な（Ｘ−Ｙ）／（Ｚ
−１）であると示すことが出来る。

５ＸＳＲＢ８の出力は、６サンプル・ビットの期間の遅
延を与える補償用遅延レジスタ６６を通って加算器６０
の第２の入力端子に供給される。

レジスタ６６によって与えられる遅延は、加算器５６の
入力端子と加算器６０の入力端子との間の実効遅延（素
子５６と５８の実効遅延）に等しくされており、５ＸＳ
Ｒ６８から加算器５６および６０に供給されるサンプル
は同じ係数でスケーリングされる。加算器５６は１サン
プル・ビット期間の遅延を与え、マルチプライヤ５８は
５サンプル・ビット期間の実効遅延を与え、合計でレジ
スタ６６に付与された遅延に等しい６サンプル・ビット
期間の遅延を与える。４サンプル・ビット期間Σよび６
サンプル・ビット期間の遅延を与えるレジスタ５４およ
び６６をもった第２図のシステムは、１／１６に等しい
重み付は係数Ｋを与える第１図のシステムと等価なシリ
アル−ビットシステムである。

出力サンプルをタイミングに関して適正に整列させ、あ
るいは長さを揃えるために、遅延レジスタ６２からのサ
ンプルは２１段を含む５ＸＳＲ６４に供給される。　５
ＸＳＲ６４はクロックΦ８の３９個のパルスのバースト
をもったクロック″ＣＬＯＣＫ　３９”　　（第３図）
によってクロックされる。サンプル期間の終了時に、５
ＸＳＲ５２からの処理されたサンプルは５ｘＳＲ６４の
２０個のＬＳＢ位置に供給（ローディング）されること
になっている、　５ＸＳＲ５２におけるＭＳＢの処理遅
延を計数すると、５ＸＳＲ５２における２０ビツトの遅
延、レジスタ５４における４ビツトの遅延、加算器５６
における１ビツトの遅延、マルチプライヤ５８における
５ビツトの遅延、加算器５０における１ビツトの遅延、
レジスタ６２における７ビツトの遅延、および５ＸＳＲ
６４における１ビツトの遅延の合計３９ビツトの遅延量
になる。従って、５ＸＳＲ６４は合計３９ビット期間ク
ロックされなければならない、しかしながら、加算器６
０からの処理されたサンプルは実際には２９ビツトの幅
であるので、５ｘＳＲ６４が符号拡張レジスタであるこ
とによって、ＬＳ８は本質的に５ＸＳＲ６４の最後から
捨てられる。

５ＸＳＲ３９は５ＸＳＲ６４が３９個のパルスチクロッ
クされる理由と同じ理由により３９個のパルス（ＣＬＯ
ＣＫコ９）のバーストでクロックされる。ＣＬＯＣＫ　
２０とＣＬＯＣＫ　３９とのタイミング関係は第３図に
示されている。

【図面の簡単な説明】

第１図および第２図はこの発明を実施したトーン制御回
路のブロック図、第３図は第２図に示す実施例を説明す
るのに有効な波形のタイミング図、第４図は第１図Σよ
び第２図の回路の伝達関数のグラフを示す図である。 １０・・・・入力端子、２５・・・・出力端子、２３．
３４．３５．３６．３８．４０．４２．４４・・・・制
御変数Ａを供給する手段、２６．２８．３０．３２・・
・・期間サンプルを生成する手段、２０．２２．２４・
・・・出力サンプルを生成する手段。

Claims (1)

【特許請求の範囲】
1. （１）入力サンプルを供給する装置の入力端子と、出力
   サンプルが得られる出力端子と、 制御変数Ａを供給する手段と、 上記装置の入力端子と上記出力端子とに結合されていて
   、上記入力サンプルと出力サンプルとを減算的に合成し
   、合成されたサンプルを積分して帰還サンプルを生成す
   る手段と、 上記装置の入力端子、上記帰還サンプルを生成する手段
   、および上記制御変数Ａを供給する手段に結合されてい
   て、上記入力サンプルと帰還サンプルとをＡ：１＋Ａの
   比で合成して上記出力サンプルを生成する手段と、から
   なるサンプルされたデータのトーン制御装置。