JPS63293614A

JPS63293614A - 位置制御装置

Info

Publication number: JPS63293614A
Application number: JP13054187A
Authority: JP
Inventors: Kazuhiko Kono; 和彦甲野; Junichi Kubo; 順一久保
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1988-11-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、位置制御装置に関するものである。

従来の技術近年、位置制御においてもデジタル制御の手法が用いら
れる事が多い。以下図面を参照しながら、上述した従来
のデジタル位置制御装置のなかで、１次の低域補償と位
相補償を行う場合の一例について述べる。

第２図は、低域補償と位相補償をそれぞれ１次のアナロ
グフィルタで実現する場合のループフィルタ特性の概略
を示す周波数特性図、第３図は、第２図に示すような周
波数特性を持つループフィルタをデジタルで実現した従
来の位置制御装置のブロック図である。第２図において
、２０の部分は１次のローパスフィルタ（−６ｄｂｌｏ
ｃｔ）による低域補償、２１の部分は１次のバイパスフ
ィルタ（６ｄｂ１０ｃｔ）による位相補償を示している
。第３図において、３０は誤差検出器、３１はＡ／Ｄ変
換器、３２は１次の低域補償と位相補償を行うループフ
ィルタ、３３はＤ／Ａ変換器、３４はアクチュエータを
駆動するドライブ回路、３５はアクチュエータであり、
３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆは乗
算器、３２ｇ、３２ｈは遅延素子、３２　ｉ　、　３２
　ｊ　、　３２　ｋ　、　３２１は加算器である。

ここで、第２図に示されるような周波数特性を持つフィ
ルタのアナログ伝達関数の一般形は、（ａ、ｂ、ｃ、ａ
’、ｂ’、ｃ’は実数）と、分母分子がそれぞれＳの２
次式となる。

ｉｌ１式を双一次変換すると、（Ａ、Ｂ、Ｃ，Ａ’、Ｂ’、Ｃ’は実数）となり、やは
り分母分子がそれぞれｚ−１の２次式そこで従来では１
次の低域補償と位相補償を実現するために、第３図のル
ープフィルタ３２のような２次の巡回型デジタルフィル
タを用いてループフィルタを構成していた。

尚、ここで言う巡回型デジタルフィルタとは、第３図の
３２に示すように、遅延した信号を入力に帰還して加算
する径路と帰還せずに出力側に加算する径路との両方を
含む（もしくは入力に帰還して加算する径路のみの）フ
ィルタを指す。

発明が解決しようとする問題点しかしながら上記のような構成のループフィルタでは、
２次の巡回型デジタルフィルタを用いているため、ルー
プフィルタをハードウェアで構成した場合のハードウェ
ア量が大きくなる（加算器４個、乗算器６個、遅延素子
２個）、デジタル・シグナル・プロセンサー等をもちい
てソフトウェア的に構成した場合の演算処理量が多く　
（加算４回、乗算６回）サーボ系の遅延が増大する、ま
た、限られた語長においては演算打ち切りによる量子化
誤差が増大する等の問題点があった。

本発明は上記問題点を考慮し、ハードウェアで構成した
場合のハードウェア量を減少させ、デジタル・シグナル
・プロセッサー等をもちいてソフトウェア的に構成した
場合の演算処理量を減らしてサーボ系の遅延を減少させ
、かつ、限られた語長における演算打ち切り回数を減ら
して丸め誤差の増大を防ぐ事を可能とする構成を提供す
るものである。

問題点を解決するための手段上記問題点を解決する為に本発明の位置制御装置では、
第２図に示されるような周波数特性を持つループフィル
タを構成する場合では、デジタルループフィルタを、デ
ジタルフィルタ１、デジタルフィルタ２を並列に接続す
る事によって構成し、前記デジタルフィルタ１は、前記
デジタルフィルタ１の出力を遅延する遅延手段１と、前
記遅延手段１の出力に係数を乗ずる乗算手段１と、入力
に前記乗算手段１の出力を加算して前記デジタルフィル
タ１の出力とする加算手段１によって構成され、前記デ
ジタルフィルタ２は、入力に係数を乗ずる乗算手段２と
、入力を遅延する遅延手段２と、前記遅延手段２の出力
に係数を乗ずる乗算手段３と、前記乗算手段２の出力と
前記乗算手段３の出力を加算して前記デジタルフィルタ
２の出力とする加算手段２とによって構成されるもので
ある。

作用本発明は上記した構成によって、デジタルフィルタ１　
（１次の累積加算型ローパスフィルタ）で低域補償を、
デジタルフィルタ２（１次のバイパスフィルタ）で位相
補償を行うものであり、第３図における２次の巡回型ル
ープフィルタ３２に比べて構成が簡略化されている。構
成が簡略化された事により、ハードウェアで構成した場
合のハードウェア量、デジタル・シグナル・プロセッサ
ー等をもちいてソフトウェア的に構成した場合の演算処
理量が減少し、ハードウェア量を減らす、或いは演算に
よるサーボ系の遅延を減らす事ができる。

かつ、デジタルフィルタ１、デジタルフィルタ２を並列
に接続した事によって、（デジタルフィルタ１，２をそ
れぞれ倍精度演算してその出力を倍精度で加算した後に
丸める等の処理をおこなえば）演算の打ち切りを事実上
１回にできるので演算の打ち切りによる丸め誤差を減ら
す事ができる。

実施例以下本発明の一実施例として、ＣＤプレーヤのフォーカ
スサーボ回路について図面を参照しながら説明する。

第１図は本発明の第１の実施例におけるＣＤプレーヤの
フォーカスサーボ回路のブロック図である。

第１図において、１０はフォーカス誤差検出器、１）は
８ピッＩ−Ａ／Ｄ変換器、１２は低域補償と位相補償を
行うループフィルタ、１３はループフィルタ１２におい
て低域補償を受は持つ累積加算ローパスフィルタ、１４
はループフィルタ１２において位相補償を受は持つバイ
パスフィルタ、１５は８ビツトＤ／Ａ変換器、１６はア
クチュエータを駆動するドライブ回路、１７はアクチュ
エータである。１３ａ、１４ａ、１４ｂは入力２つが各
々８ビツトで出力が１６ビツトの乗算器（係数値はそれ
ぞれＡ、Ｂ、Ｃ：Ａ。

Ｂ、Ｃは８ビツトの係数）、１３ｂは３バイトレジスタ
、１４ｃは１バイトレジスタ、１３　ｃ　、　１４　ｄ
　、　１２ａは全加算器であり、１８は駆動手段、１９
は駆動対象物、２０は誤差検出手段である。

以上のように構成されたフォーカスサーボ回路について
、以下第１図を用いてその動作を説明する。

第１図において、ローパスフィルタ１３（低域利得無限
大）は低域補償を受持ち、バイパスフィルタ１４は位相
補償を受持つ。ループフィルタ１２としての特性はロー
パスフィルタ１３とバイパスフィルタ１４とを並列に加
算したものであるから、その伝達関数は、（Ａ、Ｂ、Ｃはそれぞれ乗算器１３ａ、１４ａ、１４ｂ
の係数）となり、係数Ａ、Ｂ、Ｃを適当な値に設定する事により
低域補償と位相補償を行なう事ができる。

（この時、低域補償量は係数Ａによって決まり、位相補
償量は係数日とＣの比によって決まる。）このように、
簡単な１次のローパスフィルタとバイパスフィルタを並
列に接続する事によって低域補償と位相補償を実現でき
、ハードウェアで構成した場合のハードウェア量（加算
器３個、乗算器３個、遅延素子２個）、デジタル・シグ
ナル・プロセッサー等をもちいてソフトウェア的に構成
した場合の演算処理！（加算３回、乗算３回）が少なく
て済む。（従来例の第３図のループフィルタ３２では、
同じ第１図のようなループフィルタ特性を実現するのに
、加算４個、乗算６個、遅延素子２個を要する。ただし
、本実施例では低域利得無限大なので第１図のようなル
ープフィルタ特性を実現する場合は乗算が１個増える。

）また、第１図においてＡ／Ｄ変換器１）は８ビツト出
力であるが、バイパスフィルタ１４、ローパスフィルタ
１３では共に２バイト演算をしており（乗算器出力が２
バイトあるので、その出力を切り捨てずにそのまま２バ
イトで加算する。ただし、ローパスフィルタ１３では３
バイトで累積加算した後に２バイトに丸めている）、そ
れぞれの２バイト出力を加算器１２ａで２バイト加算し
た後に１バイトに丸めているので、事実上演算打ち切り
を１回のみとしている。

尚、本実施例では係数を乗ずるのに乗算という表現を用
いたが、これらはビットシフトでもよいし、係数が１の
場合には省略されてもよい。

また、本実施例では乗算器は遅延素子の後に入れたが、
これらの順序は入れ替ってもよい。（たとえば、レジス
タ１４Ｃと乗算器１４ｂは入れ替ってもよい。）また、本実施例はハードウェアで構成しても、デジタル
・シグナル・プロセッサー等をもちいてソフトウェア的
に構成してもよい。

また、バイパスフィルタ１４の後に乗算器がはいっても
よいし、ローパスフィルタ１３のレジスタ１３ｂと加算
器１３ｃの間に乗算器がはいってもよい。

また、本実施例ではローパスフィルタ１３とバイパスフ
ィルタ１４をそれぞれ２バイトで演算したが、必ずしも
２バイトである必要はない。

以上のように本実施例では、ループフィルタを、第２図
に示すように簡単な１次の累積加算ローパスフィルタと
１次のバイパスフィルタを並列に接続して構成する事に
より、ハードウェアで構成した場合のハードウェア量が
減る、デシクル・シグナル・プロセッサー等をもちいて
ソフトウェア的に構成した場合の演算処理量が減る事に
よってサーボ系の遅延が減る、バイパスフィルタとロー
パスフィルタを共に２バイト演算すれば演算打ち切り回
数が事実上１回になるので演算の打ち切りによる丸め誤
差を減らす事ができる、といった効果がある。

発明の効果以上のように本発明では、デジタルフィルタで実現され
たループフィルタと、前記デジタルループフィルタの出
力を入力として駆動対象物を駆動する駆動手段と、前記
駆動手段の出力を入力とする駆動対象物と、前記駆動対
象物と目標位置との相対位置を検出して前記デジタルル
ープフィルタの入力とする誤差検出手段とを備え、前記
デジタルループフィルタを、複数のデジタルフィルタを
並列に接続して構成する事によって、ハードウェアで構
成した場合にはハードウェア量が減る、デジタル・シグ
ナル・プロセッサー等をもちいてソフトウェア的に構成
した場合には演算処理量が減る事によってサーボ系の遅
延が減る、演算打ち切り回数が減る事によって丸め誤差
が減る、といった効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるＣＤプレーヤの
フォーカスサーボ回路のブロック図、第２図は、低域補
償と位相補償をそれぞれ１次のアナログフィルタで実現
する場合のループフィルタ特性の概略を示す周波数特性
図、第３図は、第２図に示すような周波数特性を持つル
ープフィルタをデジタルで実現した従来の位置制御装置
のブロック図である。１２・・・・・・ループフィルタ、１３・・・・・・ロ
ーパスフィルタ（低域補償）、１４・・・・・・バイパ
スフィルタ（位相補償）　、１３ａ、１４ａ、　１４ｂ
−・−・−・乗算器、１３ｂ、１４Ｃ・・・・・・レジ
スタ、１３　ｃ　、　１４　ｄ　、　１２　ａ・・・・
・・加算器、１８・・・・・・駆動手段、１９・・・・
・・駆動対象物、２０・・・・・・誤差検出手段。代理人の氏名　弁理士　中尾敏男　はか１名第　２　図周波ａ（ｄＢ）

Claims

【特許請求の範囲】

（１）少なくとも、デジタルフィルタで実現されたルー
プフィルタと、前記デジタルループフィルタの出力を入
力として駆動対象物を駆動する駆動手段と、前記駆動手
段の出力を入力とする駆動対象物と、前記駆動対象物と
目標位置との相対位置を検出して前記デジタルループフ
ィルタの入力とする誤差検出手段とを備え、前記デジタ
ルループフィルタは、複数のデジタルフィルタを並列に
接続することによって構成されることを特徴とした位置
制御装置。
（２）デジタルループフィルタは、複数の巡回型デジタ
ルフィルタを並列に接続する事によって構成されること
を特徴とした特許請求の範囲第（１）項記載の位置制御
装置。
（３）デジタルループフィルタは、複数の非巡回型デジ
タルフィルタを並列に接続する事によって構成されるこ
とを特徴とした特許請求の範囲第（１）項記載の位置制
御装置。
（４）デジタルループフィルタは、巡回型デジタルフィ
ルタと非巡回型デジタルフィルタとを並列に接続する事
によって構成されることを特徴とした特許請求の範囲第
（１）項記載の位置制御装置。
（５）デジタルループフィルタは、乗算手段によって重
みずけされた２つのデジタルフィルタ、デジタルフィル
タ１、デジタルフィルタ２を並列に接続することによっ
て構成され、前記デジタルフィルタ１は、前記デジタル
フィルタ１の出力を遅延する遅延手段１と、前記遅延手
段１の出力に係数を乗ずる乗算手段１と、入力に前記乗
算手段１の出力を加算して前記デジタルフィルタ１の出
力とする加算手段１によって構成され、前記デジタルフ
ィルタ２は、入力に係数を乗ずる乗算手段２と、入力を
遅延する遅延手段２と、前記遅延手段２の出力に係数を
乗ずる乗算手段３と、前記乗算手段２の出力と前記乗算
手段３の出力を加算して前記デジタルフィルタ２の出力
とする加算手段２とによって構成される事を特徴とした
特許請求の範囲第（１）項記載の位置制御装置。