JPH1079644A - デジタルフィルタ - Google Patents
デジタルフィルタInfo
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- JPH1079644A JPH1079644A JP8254012A JP25401296A JPH1079644A JP H1079644 A JPH1079644 A JP H1079644A JP 8254012 A JP8254012 A JP 8254012A JP 25401296 A JP25401296 A JP 25401296A JP H1079644 A JPH1079644 A JP H1079644A
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Abstract
(57)【要約】
【課題】 精度を向上させたデジタルフィルタを実現す
る。 【解決手段】 乗算部９〜１１、１３、１４において乗
算すべきフィルタ係数を、所望のフィルタ特性を得るた
めのフィルタ係数に所定の実数を乗算した値とし、且つ
前記乗算部で得られた乗算値を前記実数で除算する手段
１２、１５を設け、さらに再帰部２１における演算をＤ
ＳＰの語長の２倍の語長で実行する。
る。 【解決手段】 乗算部９〜１１、１３、１４において乗
算すべきフィルタ係数を、所望のフィルタ特性を得るた
めのフィルタ係数に所定の実数を乗算した値とし、且つ
前記乗算部で得られた乗算値を前記実数で除算する手段
１２、１５を設け、さらに再帰部２１における演算をＤ
ＳＰの語長の２倍の語長で実行する。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル化された入
力信号に対して予め設定したフィルタ係数に基づき演算
を実行し、所望のフィルタリング特性を得るようにした
固定小数点型のＤＳＰからなるデジタルフィルタに関す
るものである。
力信号に対して予め設定したフィルタ係数に基づき演算
を実行し、所望のフィルタリング特性を得るようにした
固定小数点型のＤＳＰからなるデジタルフィルタに関す
るものである。
【０００２】
【従来の技術】従来の固定小数点型ＤＳＰ（Digital Si
gnal Processor）構成のＩＩＲ型のデジタルフィルタの
信号流れ線図を図４に示す。３１は信号入力部、３２は
信号出力部、３３〜３６は１サンプルタイム遅延部、３
７〜４１はフィルタ係数をセットした乗算部、４２は加
算部、４３は非再帰部（非巡回部）、４４は出力データ
をフィードバック演算する再帰部（巡回部）である。
gnal Processor）構成のＩＩＲ型のデジタルフィルタの
信号流れ線図を図４に示す。３１は信号入力部、３２は
信号出力部、３３〜３６は１サンプルタイム遅延部、３
７〜４１はフィルタ係数をセットした乗算部、４２は加
算部、４３は非再帰部（非巡回部）、４４は出力データ
をフィードバック演算する再帰部（巡回部）である。
【０００３】ここで、ｎサンプルタイムでの入力信号を
Ｘ（ｎ）、出力信号をＹ（ｎ）とすると、出力信号Ｙ
（ｎ）を示す差分方程式は、 Y(n)＝a0・X(n)＋a1・X(n-1)＋a2・X(n-2) −b1・Y(n-1)−b2・Y(n-1) ・・・（１） となる。ただし、ａ0 、ａ1 、ａ2 、ｂ1 、ｂ2 は乗算
部３７〜４１に設定したフィルタ係数である。このデジ
タルフィルタにより、２次特性をもつＬＰＦ、ＨＰＦ、
ＢＰＦ、ＢＲＦ等のフィルタ特性を実現することができ
る。
Ｘ（ｎ）、出力信号をＹ（ｎ）とすると、出力信号Ｙ
（ｎ）を示す差分方程式は、 Y(n)＝a0・X(n)＋a1・X(n-1)＋a2・X(n-2) −b1・Y(n-1)−b2・Y(n-1) ・・・（１） となる。ただし、ａ0 、ａ1 、ａ2 、ｂ1 、ｂ2 は乗算
部３７〜４１に設定したフィルタ係数である。このデジ
タルフィルタにより、２次特性をもつＬＰＦ、ＨＰＦ、
ＢＰＦ、ＢＲＦ等のフィルタ特性を実現することができ
る。
【０００４】このフィルタ特性はフィルタ係数ａ0 、ａ
1 、ａ2 、ｂ1 、ｂ2 に依存する。ここで、低域のカッ
トオフ周波数ｆｃ＝５０ＨｚのＬＰＦの例を示すと、そ
のフィルタ係数ａ0 、ａ1 、ａ2 、ｂ1 、ｂ2 は図５の
（ａ）に示す通りとなり、帯域中心周波数ｆｏ＝３０Ｈ
ｚのＢＰＦの場合は図５の（ｂ）に示す通りとなる。こ
の図５の（ａ）、（ｂ）から明らかなように、フィルタ
係数ａ0 、ａ1 、ａ2は零（０）に近づき、ｂ1 は１に
近づき、ｂ2 は−０．５に近づく。
1 、ａ2 、ｂ1 、ｂ2 に依存する。ここで、低域のカッ
トオフ周波数ｆｃ＝５０ＨｚのＬＰＦの例を示すと、そ
のフィルタ係数ａ0 、ａ1 、ａ2 、ｂ1 、ｂ2 は図５の
（ａ）に示す通りとなり、帯域中心周波数ｆｏ＝３０Ｈ
ｚのＢＰＦの場合は図５の（ｂ）に示す通りとなる。こ
の図５の（ａ）、（ｂ）から明らかなように、フィルタ
係数ａ0 、ａ1 、ａ2は零（０）に近づき、ｂ1 は１に
近づき、ｂ2 は−０．５に近づく。
【０００５】
【発明が解決しようとする課題】図５の（ｃ）は図５の
（ａ）のＬＰＦのフィルタ係数ａ0 、ａ1 、ａ2 、
ｂ1、ｂ2 を、固定小数点型ＤＳＰの係数語長である１
６ビットに変換したときの係数値、図５の（ｄ）は図５
の（ｂ）のＢＰＦのフィルタ係数ａ0 、ａ1 、ａ2 、ｂ
1 、ｂ2 を同様に１６ビットに変換したときの係数値で
ある。
（ａ）のＬＰＦのフィルタ係数ａ0 、ａ1 、ａ2 、
ｂ1、ｂ2 を、固定小数点型ＤＳＰの係数語長である１
６ビットに変換したときの係数値、図５の（ｄ）は図５
の（ｂ）のＢＰＦのフィルタ係数ａ0 、ａ1 、ａ2 、ｂ
1 、ｂ2 を同様に１６ビットに変換したときの係数値で
ある。
【０００６】図５の（ｃ）のＬＰＦの係数をみると明ら
かなように、入力信号と乗算されるべきフィルタ係数ａ
0 、ａ1 、ａ2 が０になっているため、フィルタ出力は
得られない。よって、ＬＰＦの機能はもたないことにな
る。このように係数値が０になる現象は、実数値で計算
された係数を１６ビットの有限語長の係数に変換する際
に生じる丸め誤差によるものである。同様の理由から、
ＢＰＦでも係数値に誤差を含んでいる。また、固定小数
点型ＤＳＰの内部で行われるフィルタ演算においても、
このような有限語長誤差を含んだ状態で演算が行われて
いる。
かなように、入力信号と乗算されるべきフィルタ係数ａ
0 、ａ1 、ａ2 が０になっているため、フィルタ出力は
得られない。よって、ＬＰＦの機能はもたないことにな
る。このように係数値が０になる現象は、実数値で計算
された係数を１６ビットの有限語長の係数に変換する際
に生じる丸め誤差によるものである。同様の理由から、
ＢＰＦでも係数値に誤差を含んでいる。また、固定小数
点型ＤＳＰの内部で行われるフィルタ演算においても、
このような有限語長誤差を含んだ状態で演算が行われて
いる。
【０００７】以上の問題点は、設計されたフィルタ係数
を量子化する際、および演算を行う際に、必要充分な語
長を有していないことに起因している。しかし、この係
数語長や演算語長はハードウアの仕様により決る。一般
的に用いられる廉価なＤＳＰは係数語長および演算語長
が１６ビットの固定小数点であるため、前記したように
所望のフィルタ特性を実現することができないのであ
る。
を量子化する際、および演算を行う際に、必要充分な語
長を有していないことに起因している。しかし、この係
数語長や演算語長はハードウアの仕様により決る。一般
的に用いられる廉価なＤＳＰは係数語長および演算語長
が１６ビットの固定小数点であるため、前記したように
所望のフィルタ特性を実現することができないのであ
る。
【０００８】そこで、改善策として、ＤＳＰのハードウ
エアアーキテクチャを浮動小数点型にするとか、固定小
数点型ＤＳＰであってもより演算語長の長い２４ビット
型や３２ビット型にすることが考えられるが、この方法
はハードウエアの価格がかなり高価なものとなるので、
あまり実用的とはいい難い。
エアアーキテクチャを浮動小数点型にするとか、固定小
数点型ＤＳＰであってもより演算語長の長い２４ビット
型や３２ビット型にすることが考えられるが、この方法
はハードウエアの価格がかなり高価なものとなるので、
あまり実用的とはいい難い。
【０００９】本発明は以上のような点に鑑みてなされた
もので、その目的は、ハードウエアのアーキテクチャを
変更することなく、精度を向上させたデジタルフィルタ
を実現することである。
もので、その目的は、ハードウエアのアーキテクチャを
変更することなく、精度を向上させたデジタルフィルタ
を実現することである。
【００１０】
【課題を解決するための手段】この目的を達成するため
に第１の発明は、１又は複数の係数乗算手段、１又は複
数の加算手段および１又は複数の１サンプルタイム遅延
手段による演算を組み合せ実現される固定小数点型のＤ
ＳＰからなるデジタルフィルタにおいて、前記係数乗算
手段にて乗算すべきフィルタ係数を、所望のフィルタ特
性を得るためのフィルタ係数に所定の実数を乗算した値
とし、且つ前記係数乗算手段で得られた乗算値を前記実
数で除算する手段を設けて構成した。
に第１の発明は、１又は複数の係数乗算手段、１又は複
数の加算手段および１又は複数の１サンプルタイム遅延
手段による演算を組み合せ実現される固定小数点型のＤ
ＳＰからなるデジタルフィルタにおいて、前記係数乗算
手段にて乗算すべきフィルタ係数を、所望のフィルタ特
性を得るためのフィルタ係数に所定の実数を乗算した値
とし、且つ前記係数乗算手段で得られた乗算値を前記実
数で除算する手段を設けて構成した。
【００１１】第２の発明は、第１の発明において、前記
デジタルフィルタを再帰部を有するＩＩＲ型デジタルフ
ィルタとし、該再帰部における演算を前記ＤＳＰの語長
の２倍の語長で実行するよう構成した。
デジタルフィルタを再帰部を有するＩＩＲ型デジタルフ
ィルタとし、該再帰部における演算を前記ＤＳＰの語長
の２倍の語長で実行するよう構成した。
【００１２】第３の発明は、１又は複数の係数乗算手
段、１又は複数の加算手段および１又は複数の１サンプ
ルタイム遅延手段による演算を組み合せ実現される固定
小数点型のＤＳＰからなるデジタルフィルタにおいて、
再帰部を設け、該再帰部における演算を前記ＤＳＰの語
長の２倍の語長で実行するよう構成した。
段、１又は複数の加算手段および１又は複数の１サンプ
ルタイム遅延手段による演算を組み合せ実現される固定
小数点型のＤＳＰからなるデジタルフィルタにおいて、
再帰部を設け、該再帰部における演算を前記ＤＳＰの語
長の２倍の語長で実行するよう構成した。
【００１３】
【発明の実施の形態】前記したように、デジタルフィル
タによりＬＰＦやＢＰＦを実現するとき、そのフィルタ
係数の語長や内部演算の演算語長が短いことにより、誤
差が大きくなるという問題が発生していた。そこで、本
発明では、ファームウエア的に語長を長くしてやること
により、これらを改善する。
タによりＬＰＦやＢＰＦを実現するとき、そのフィルタ
係数の語長や内部演算の演算語長が短いことにより、誤
差が大きくなるという問題が発生していた。そこで、本
発明では、ファームウエア的に語長を長くしてやること
により、これらを改善する。
【００１４】一般的な２次ＩＩＲデジタルフィルタの差
分方程式は前記した式（１）に示したが、本実施の形態
では、係数語長および演算語長を長くし、その２次ＩＩ
Ｒデジタルフィルタの差分方程式を次の式（２）に示す
ように変換し、これを演算するデジタルフィルタを構成
する。 Y(n)＝［A・a0・X(n)＋ A・a1・X(n-1)＋ A・a2・X(n-2)］/A ＋Y(n-1)− 0.5・Y(n-2) −［B・( b1＋1)・Y(n-1)− B・(b2-0.5)・Y(n-2)］/B ・・・（２）
分方程式は前記した式（１）に示したが、本実施の形態
では、係数語長および演算語長を長くし、その２次ＩＩ
Ｒデジタルフィルタの差分方程式を次の式（２）に示す
ように変換し、これを演算するデジタルフィルタを構成
する。 Y(n)＝［A・a0・X(n)＋ A・a1・X(n-1)＋ A・a2・X(n-2)］/A ＋Y(n-1)− 0.5・Y(n-2) −［B・( b1＋1)・Y(n-1)− B・(b2-0.5)・Y(n-2)］/B ・・・（２）
【００１５】この式（２）に示した差分方程式により実
現された２次ＩＩＲデジタルフィルタの信号流れ線図を
図１に示した。ここでは、フィルタ係数の語長を見かけ
上長くすることと、フィードハックデータの演算語長を
長くすることを行っている。１はデータ入力部、２はデ
ータ出力部、３〜８は１サンプルタイム遅延部、９〜１
６は乗算部、１７〜１９は加算部、２０は非再帰部、２
１は再帰部である。
現された２次ＩＩＲデジタルフィルタの信号流れ線図を
図１に示した。ここでは、フィルタ係数の語長を見かけ
上長くすることと、フィードハックデータの演算語長を
長くすることを行っている。１はデータ入力部、２はデ
ータ出力部、３〜８は１サンプルタイム遅延部、９〜１
６は乗算部、１７〜１９は加算部、２０は非再帰部、２
１は再帰部である。
【００１６】まず、フィルタ係数の語長を長くする点に
ついて説明する。本実施の形態では、上下に３段で表し
た式（２）の最上段にあるように、フィルタ係数ａ0 、
ａ1、ａ2 に乗数Ａを乗じているため、その乗数Ａによ
って見かけ上の係数語長を長くすることができる。入力
信号と乗算されるフィルタ係数の語長は、乗数Ａにより
可変でき、Ａ＝２N （Ｎは整数）とした場合、従来の語
長よりもＮビット長くした状態で、畳み込み演算を行う
ことができる。ここでは、例えばＡ＝２５６（＝２8 ）
とすることにより、見かけ上の係数語長は８ビットだけ
長くなったことになる。
ついて説明する。本実施の形態では、上下に３段で表し
た式（２）の最上段にあるように、フィルタ係数ａ0 、
ａ1、ａ2 に乗数Ａを乗じているため、その乗数Ａによ
って見かけ上の係数語長を長くすることができる。入力
信号と乗算されるフィルタ係数の語長は、乗数Ａにより
可変でき、Ａ＝２N （Ｎは整数）とした場合、従来の語
長よりもＮビット長くした状態で、畳み込み演算を行う
ことができる。ここでは、例えばＡ＝２５６（＝２8 ）
とすることにより、見かけ上の係数語長は８ビットだけ
長くなったことになる。
【００１７】同様の理由によって、式（２）の終段の部
分においても、フィルタ係数ｂ1 、ｂ2 に乗数Ｂを乗じ
ている。なお、ここでｂ1 から１を引いたり、ｂ2 に
０．５を加えているのは、Ｂを乗じたフィルタ係数の値
が１．０を超えないようにする（使用するＤＳＰにおい
て係数が−１〜＋１の範囲に限定される）ためである。
ここでは、Ｂ＝３２＝（２5 ）とすることにより、見か
け上の係数語長が５ビット分長くなったことになる。
分においても、フィルタ係数ｂ1 、ｂ2 に乗数Ｂを乗じ
ている。なお、ここでｂ1 から１を引いたり、ｂ2 に
０．５を加えているのは、Ｂを乗じたフィルタ係数の値
が１．０を超えないようにする（使用するＤＳＰにおい
て係数が−１〜＋１の範囲に限定される）ためである。
ここでは、Ｂ＝３２＝（２5 ）とすることにより、見か
け上の係数語長が５ビット分長くなったことになる。
【００１８】次に、演算語長について説明する。一般に
ＤＳＰの内部の乗算部では、乗数、被乗数の語長をＣビ
ットとすると、その乗算結果は２Ｃビットとなるる。し
かし、従来方式のフィルタ演算では、その上位ワード
（上位のＣビット分）のデータのみを使用している。と
ころが、ＩＩＲデジタルフィルタの場合、式（２）の中
段および終段の部分で示されるフィードバック演算項
（再帰部２１で実行する）の演算結果は、無限回の演算
に影響を与える。換言すれば、フィードバック演算項に
生じた誤差は、無限回蓄積されることになる。
ＤＳＰの内部の乗算部では、乗数、被乗数の語長をＣビ
ットとすると、その乗算結果は２Ｃビットとなるる。し
かし、従来方式のフィルタ演算では、その上位ワード
（上位のＣビット分）のデータのみを使用している。と
ころが、ＩＩＲデジタルフィルタの場合、式（２）の中
段および終段の部分で示されるフィードバック演算項
（再帰部２１で実行する）の演算結果は、無限回の演算
に影響を与える。換言すれば、フィードバック演算項に
生じた誤差は、無限回蓄積されることになる。
【００１９】したがって、これもフィルタ演算の誤差要
因であると考えられるので、乗算部の出力の２Ｃビット
（２Ｃワード）そのままのデータを使用して演算し、出
力信号Ｙ（ｎ）を求めるときに、上位ワード（Ｃビッ
ト）のみを取り出すようにする。この演算では１演算は
Ｃビット単位で行われるが、既に演算した結果をメモリ
に一時的に保管しながら、上位Ｃビット、下位Ｃビット
について個々にその処理を行い下位Ｃビットから上位Ｃ
ビットへの桁上げ等も行う。この方法によって、フィー
ドバック演算を行う場合の演算語長は従来の２倍の語長
になり、その精度が２倍になる。
因であると考えられるので、乗算部の出力の２Ｃビット
（２Ｃワード）そのままのデータを使用して演算し、出
力信号Ｙ（ｎ）を求めるときに、上位ワード（Ｃビッ
ト）のみを取り出すようにする。この演算では１演算は
Ｃビット単位で行われるが、既に演算した結果をメモリ
に一時的に保管しながら、上位Ｃビット、下位Ｃビット
について個々にその処理を行い下位Ｃビットから上位Ｃ
ビットへの桁上げ等も行う。この方法によって、フィー
ドバック演算を行う場合の演算語長は従来の２倍の語長
になり、その精度が２倍になる。
【００２０】
【実施例】ここでは、１６ビット固定小数点型ＤＳＰを
使用した結果を示す。すなわち、その係数語長、データ
語長、内部データバス幅等がすべて１６ビットであるＤ
ＳＰを使用し、前記の図１に示した構成の二次元ＩＩＲ
型のデジタルフィルタにおいて、Ａ＝２５６、Ｂ＝６４
とする。また、フィードバックデータの演算語長は２倍
の３２ビットで行った。なお設計仕様を、ＬＰＦのｆｃ
を１００Ｈｚ、ＢＰＦのｆｏを３０Ｈｚとした。
使用した結果を示す。すなわち、その係数語長、データ
語長、内部データバス幅等がすべて１６ビットであるＤ
ＳＰを使用し、前記の図１に示した構成の二次元ＩＩＲ
型のデジタルフィルタにおいて、Ａ＝２５６、Ｂ＝６４
とする。また、フィードバックデータの演算語長は２倍
の３２ビットで行った。なお設計仕様を、ＬＰＦのｆｃ
を１００Ｈｚ、ＢＰＦのｆｏを３０Ｈｚとした。
【００２１】図２はＬＰＦの周波数特性を示す図であっ
て、（ａ）に示す本実施例によれば、１００Ｈｚまでは
ほぼゲインが０ｄＢであって、それ以上において−１２
ｄＢ／ｏｃｔで低下するロールオフ特性を示し、設計仕
様に沿った特性を示しているが、（ｂ）に示す従来例に
よれば、１００Ｈｚまではゲインが０ｄＢより低下して
設計仕様を逸脱しており、また約１００Ｈｚ付近から−
１２ｄＢ／ｏｃｔで低下するものの大きなリップルを含
んだ特性となっている。
て、（ａ）に示す本実施例によれば、１００Ｈｚまでは
ほぼゲインが０ｄＢであって、それ以上において−１２
ｄＢ／ｏｃｔで低下するロールオフ特性を示し、設計仕
様に沿った特性を示しているが、（ｂ）に示す従来例に
よれば、１００Ｈｚまではゲインが０ｄＢより低下して
設計仕様を逸脱しており、また約１００Ｈｚ付近から−
１２ｄＢ／ｏｃｔで低下するものの大きなリップルを含
んだ特性となっている。
【００２２】図３はＢＰＦの周波数特性を示す図であっ
て、（ａ）に示す本実施例によれば、３０Ｈｚでほぼゲ
インが０ｄＢのピーク値を示し、また−６ｄＢ／ｏｃｔ
で低下するロールオフ特性を示し、設計仕様に沿った特
性を示しているが、（ｂ）に示す従来例によれば、ピー
ク値は８０Ｈｚであり、設計仕様から大きく逸脱した特
性となっている。また、大きなリップルを含んだ特性と
なっている。
て、（ａ）に示す本実施例によれば、３０Ｈｚでほぼゲ
インが０ｄＢのピーク値を示し、また−６ｄＢ／ｏｃｔ
で低下するロールオフ特性を示し、設計仕様に沿った特
性を示しているが、（ｂ）に示す従来例によれば、ピー
ク値は８０Ｈｚであり、設計仕様から大きく逸脱した特
性となっている。また、大きなリップルを含んだ特性と
なっている。
【００２３】
【発明の効果】以上のように本発明によれば、廉価な例
えば１６ビット語長の固定小数点型ＤＳＰを使用する場
合であっても、乗算部に設定するフィルタ乗数を所定実
数倍し、またフィードバックデータの演算語長を長くし
た処理を行うので、丸めによる誤差を補償することがで
き、所望のフィルタ特性を得ることができるという利点
がある。
えば１６ビット語長の固定小数点型ＤＳＰを使用する場
合であっても、乗算部に設定するフィルタ乗数を所定実
数倍し、またフィードバックデータの演算語長を長くし
た処理を行うので、丸めによる誤差を補償することがで
き、所望のフィルタ特性を得ることができるという利点
がある。
【図１】 本発明の１つの実施の形態のＩＩＲデジタル
フィルタの信号流れ線図である。
フィルタの信号流れ線図である。
【図２】 （ａ）は図１のＩＩＲデジタルフィルタをＬ
ＰＦに適用した場合のフィルタ特性図、（ｂ）は従来の
ＩＩＲデジタルフィルタをＬＰＦに適用した場合のフィ
ルタ特性図である。
ＰＦに適用した場合のフィルタ特性図、（ｂ）は従来の
ＩＩＲデジタルフィルタをＬＰＦに適用した場合のフィ
ルタ特性図である。
【図３】 （ａ）は図１のＩＩＲデジタルフィルタをＢ
ＰＦに適用した場合のフィルタ特性図、（ｂ）は従来の
ＩＩＲデジタルフィルタをＢＰＦに適用した場合のフィ
ルタ特性図である。
ＰＦに適用した場合のフィルタ特性図、（ｂ）は従来の
ＩＩＲデジタルフィルタをＢＰＦに適用した場合のフィ
ルタ特性図である。
【図４】 従来のＩＩＲデジタルフィルタの信号流れ線
図である。
図である。
【図５】 図４のＩＩＲデジタルフィルタに適用するフ
ィルタ係数の説明図である。
ィルタ係数の説明図である。
１：データ入力部、２：データ出力部、３〜８：１サン
プルタイム遅延部、９〜１６：乗算部、１７〜１９：加
算部、２０：非再帰部、２１：再帰部。
プルタイム遅延部、９〜１６：乗算部、１７〜１９：加
算部、２０：非再帰部、２１：再帰部。
Claims (3)
- 【請求項１】１又は複数の係数乗算手段、１又は複数の
加算手段および１又は複数の１サンプルタイム遅延手段
による演算を組み合せ実現される固定小数点型のＤＳＰ
からなるデジタルフィルタにおいて、 前記係数乗算手段にて乗算すべきフィルタ係数を、所望
のフィルタ特性を得るためのフィルタ係数に所定の実数
を乗算した値とし、且つ前記係数乗算手段で得られた乗
算値を前記実数で除算する手段を設けたことを特徴とす
るデジタルフィルタ。 - 【請求項２】前記デジタルフィルタを再帰部を有するＩ
ＩＲ型デジタルフィルタとし、該再帰部における演算を
前記ＤＳＰの語長の２倍の語長で実行することを特徴と
する請求項１に記載のデジタルフィルタ。 - 【請求項３】１又は複数の係数乗算手段、１又は複数の
加算手段および１又は複数の１サンプルタイム遅延手段
による演算を組み合せ実現される固定小数点型のＤＳＰ
からなるデジタルフィルタにおいて、 再帰部を設け、該再帰部における演算を前記ＤＳＰの語
長の２倍の語長で実行することを特徴とするデジタルフ
ィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254012A JPH1079644A (ja) | 1996-09-05 | 1996-09-05 | デジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254012A JPH1079644A (ja) | 1996-09-05 | 1996-09-05 | デジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079644A true JPH1079644A (ja) | 1998-03-24 |
Family
ID=17259039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8254012A Pending JPH1079644A (ja) | 1996-09-05 | 1996-09-05 | デジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079644A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003047097A1 (fr) * | 2001-11-29 | 2003-06-05 | Neuro Solution Corp. | Procede de conception d'un filtre numerique, appareil de projet, programme de projet pour la realisation d'un tel filtre, et filtre numerique y relatif |
| WO2003096534A1 (fr) * | 2002-05-09 | 2003-11-20 | Neuro Solution Corp. | Procede et dispositif de mise au point d'un dispositif de reglage de la qualite sonore, programme de mise au point d'un dispositif de reglage de la qualite sonore et dispositif de reglage de la qualite sonore |
| US7400676B2 (en) | 2002-05-09 | 2008-07-15 | Neuro Solution Corp. | Tone quality adjustment device designing method and designing device, tone quality adjustment device designing program, and tone quality adjustment device |
| JP2011023927A (ja) * | 2009-07-15 | 2011-02-03 | Yamaha Corp | デジタルフィルタおよびプログラム |
-
1996
- 1996-09-05 JP JP8254012A patent/JPH1079644A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003047097A1 (fr) * | 2001-11-29 | 2003-06-05 | Neuro Solution Corp. | Procede de conception d'un filtre numerique, appareil de projet, programme de projet pour la realisation d'un tel filtre, et filtre numerique y relatif |
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