JP2003110405A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 演算精度を低下させることなく演算量を削減
することができるデジタルフィルタを提供すること。 【解決手段】 デジタルフィルタ１００は、２次のＩＩ
Ｒ型デジタルフィルタであり、遅延部１０１、１０４、
１０６、１０８、乗算部１０２、１０３、１０５、１０
７ａ、１０７ｂ、１０９ａ、１０９ｂ、加算部１１０を
含んで構成されている。遅延部１０１、１０４、乗算部
１０２、１０３、１０５によりフィードフォワード部が
構成されており、このフィードフォワード部で扱うデー
タ精度を単精度としている。また遅延部１０６、１０
８、乗算部１０７ａ、１０７ｂ、１０９ａ、１０９ｂに
よりフィードバック部が構成されており、このフィード
バック部で扱うデータ精度を倍精度としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーディオ装置に
含まれるグラフィックイコライザなどを構成するデジタ
ルフィルタに関する。

【０００２】

【従来の技術】最近では、オーディオ装置に含まれる音
質調整用のグラフィックイコライザなどがデジタルフィ
ルタを用いて実現されている場合が多い。このデジタル
フィルタは、集積回路化が可能であり、小型化、低価格
化、高信頼化を実現することができるとともに、フィル
タ特性をソフトウェア処理によって容易に調整すること
ができる等、アナログフィルタと比較して多くの利点を
有している。

【０００３】図４は、従来のデジタルフィルタの一例を
示す図である。図４に示すデジタルフィルタ５００は、
２次のＩＩＲ（Infinite Impulse Response ）型デジタ
ルフィルタであり、例えば、デジタル信号処理装置（Ｄ
ＳＰ：Digital Signal Processor）によって実現され
る。

【０００４】デジタルフィルタ５００は、４つの遅延部
５０１、５０４、５０６、５０８、５つの乗算部５０
２、５０３、５０５、５０７、５０９、加算部５１０を
含んで構成されている。遅延部５０１は、所定周期で入
力されるデータ（例えば、２４ビットの音声データ）を
その周期に相当する時間ｔ１だけ遅延する。遅延部５０
４は、遅延部５０１から出力されるデータを所定時間ｔ
１だけ遅延する。乗算部５０２は、入力されるデータに
所定の乗数を乗算する。乗算部５０３は、遅延部５０１
から出力されるデータに所定の乗数を乗算する。乗算部
５０５は、遅延部５０４から出力されるデータに所定の
乗数を乗算する。

【０００５】遅延部５０６は、加算部５１０から出力さ
れるデータを所定時間ｔ１だけ遅延する。遅延部５０８
は、遅延部５０６から出力されるデータを所定時間ｔ１
だけ遅延する。乗算部５０７は、遅延部５０６から出力
されるデータに所定の乗数を乗算する。乗算部５０９
は、遅延部５０８から出力されるデータに所定の乗数を
乗算する。加算部５１０は、各乗算部５０２、５０３、
５０５、５０７、５０９から出力されるデータを加算す
る。遅延部５０１、５０４、乗算部５０２、５０３、５
０５によってフィードフォワード部が構成され 遅延部
５０６、５０８、乗算部５０７、５０９によってフィー
ドバック部が構成されている。

【０００６】また、従来のデジタルフィルタでは、カッ
トオフ周波数が低くなったときに演算誤差が大きくな
り、所望のフィルタ特性を確保することが難しくなる。
このような場合に、従来のデジタルフィルタでは、演算
時のデータのビット数を２倍にした倍精度演算を行うこ
とにより、演算精度を向上させて所望のフィルタ特性を
確保している。

【０００７】図５は、倍精度演算を行う場合の従来のデ
ジタルフィルタの一例を示す図である。図５に示すデジ
タルフィルタ６００は、基本的には図４に示すデジタル
フィルタと同様の構成を有している。このフィルタ６０
０では、所定周期でデータ（例えば、４８ビットの音声
データ）が入力されると、上位２４ビット分のデータに
対して乗算部６０２ａにより所定の乗数が乗算されると
ともに、下位２４ビット分のデータに対して乗算部６０
２ｂにより所定の乗数が乗算される。

【０００８】また、入力されたデータが所定時間ｔ１だ
け遅延部６０１により遅延されて乗算部６０３ａ、６０
３ｂに入力されると、上位２４ビット分のデータに対し
て乗算部６０３ａにより所定の乗数が乗算されるととも
に、下位２４ビット分のデータに対して乗算部６０３ｂ
により所定の乗数が乗算される。遅延部６０１から出力
されるデータが所定時間ｔ１だけ遅延部６０４により遅
延されて乗算部６０５ａ、６０５ｂに入力されると、上
位２４ビット分のデータに対して乗算部６０５ａにより
所定の乗数が乗算されるとともに、下位２４ビット分の
データに対して乗算部６０５ｂにより所定の乗数が乗算
される。

【０００９】また、加算部６１０から出力されたデータ
が所定時間ｔ１だけ遅延部６０６により遅延されて乗算
部６０７ａ、６０７ｂに入力されると、上位２４ビット
分のデータに対して乗算部６０７ａにより所定の乗数が
乗算されるとともに、下位２４ビット分のデータに対し
て乗算部６０７ｂにより所定の乗数が乗算される。遅延
部６０６から出力されるデータが所定時間ｔ１だけ遅延
部６０８により遅延されて乗算部６０９ａ、６０９ｂに
入力されると、上位２４ビット分のデータに対して乗算
部６０９ａにより所定の係数が乗算されるとともに、下
位２４ビット分のデータに対して乗算部６０９ｂにより
所定の係数が乗算される。加算部６１０は、各乗算部か
ら出力されるデータを加算する。

【００１０】

【発明が解決しようとする課題】ところで、上述したよ
うに従来のデジタルフィルタでは、所望のフィルタ特性
を確保するために高い演算精度が要求される場合には、
倍精度演算を行うようにしていたが、倍精度演算を行う
ことによって演算量が増加するという問題があった。例
えば、ＤＳＰを用いてデジタルフィルタを実現している
場合には、演算量の増加に伴って、より高い処理能力の
ＤＳＰが必要となることから、コストを増加させること
となり好ましくない。

【００１１】本発明は、このような点に鑑みて創作され
たものであり、その目的は、演算精度を低下させること
なく演算量を削減することができるデジタルフィルタを
提供することにある。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ために、本発明のデジタルフィルタは、フィードフォワ
ード部とフィードバック部を有しており、フィードフォ
ワード部で扱うデータ精度よりもフィードバック部で扱
うデータ精度を高くしている。具体的には、本発明のデ
ジタルフィルタは、入力データを遅延させる直列接続さ
れた複数の第１の遅延手段と、複数の第１の遅延手段の
それぞれの入出力データに所定の乗数を乗算する複数の
第１の乗算手段と、入力データを遅延させる直列接続さ
れた複数の第２の遅延手段と、複数の第２の遅延手段の
それぞれの入出力データに所定の乗数を乗算する複数の
第２の乗算手段と、複数の第１の乗算手段および複数の
第２の乗算手段による各乗算結果を加算して加算結果を
複数の第２の遅延手段の初段に入力する加算手段とを備
えており、第１の遅延手段および第１の乗算手段によっ
て構成されるフィードフォワード部で扱うデータ精度よ
りも、第２の遅延手段および第２の乗算手段によって構
成されるフィードバック部で扱うデータ精度を高くして
いる。

【００１３】一般に、フィードフォワード部とフィード
バック部を有するデジタルフィルタ（例えば、ＩＩＲ型
デジタルフィルタ）では、主にフィードバック部によっ
てインパルス応答が再現されている。したがって理論的
に考えると、インパルス応答の再現精度を高めるために
は、主にフィードバック部におけるデータ精度を高めれ
ばよいことになる。したがって、高いデータ精度が必要
なフィードバック部におけるデータ精度をフィードフォ
ワード部で扱うデータ精度よりも高くすることにより、
全体として演算精度を低下させることなく演算量を削減
することができる。

【００１４】上述したフィードフォワード部で扱うデー
タのビット数をｎ、フィードバック部で扱うデータのビ
ット数をｎより大きなｍとしたときに、加算手段は、フ
ィードフォワード部から入力されるｎビットのデータに
対して下位にｍ−ｎビットの固定データ“０”を付加し
てｍビットの演算を行うことが望ましい。これにより、
フィードフォワード部から入力されるデータのビット数
とフィードバック部から入力されるデータのビット数を
容易に揃えることができる。

【００１５】また、フィードフォワード部で扱うデータ
精度を単精度、フィードバック部で扱うデータ精度を倍
精度とすることが望ましい。一般的なＤＳＰ等の各種プ
ロセッサでは、演算時のデータ精度として単精度と倍精
度を選択できる機能を備えている場合が多い。したがっ
て、フィードフォワード部で扱うデータ精度を単精度、
フィードバック部で扱うデータ精度を倍精度とすること
により、特に仕様変更などを行うことなく一般的なＤＳ
Ｐ等を用いて容易に本発明のデジタルフィルタを実現す
ることができる。

【００１６】

【発明の実施の形態】以下、本発明を適用した一実施形
態のデジタルフィルタについて、図面を参照しながら説
明する。図１は、本実施形態のデジタルフィルタの構成
を示す図である。図１に示すデジタルフィルタ１００
は、２次のＩＩＲ型デジタルフィルタであり、遅延部１
０１、１０４、１０６、１０８、乗算部１０２、１０
３、１０５、１０７ａ、１０７ｂ、１０９ａ、１０９
ｂ、加算部１１０を含んで構成されている。そして、遅
延部１０１、１０４、乗算部１０２、１０３、１０５に
よりフィードフォワード部が構成され、遅延部１０６、
１０８、乗算部１０７ａ、１０７ｂ、１０９ａ、１０９
ｂによりフィードバック部が構成されている。なお、本
実施形態のデジタルフィルタ１００は、ＤＳＰを用いて
構成されているものとする。

【００１７】遅延部１０１は、デジタルフィルタ１００
に所定周期で入力されるデータをその周期に相当する時
間Ｔ１だけ遅延させるものである。同様に、遅延部１０
４は、遅延部１０１から出力されるデータを時間Ｔ１だ
け遅延させる。なお本実施形態では、デジタルフィルタ
１００に対して２４ビットのデータが入力されるものと
して以下の説明を行う。

【００１８】乗算部１０２は、デジタルフィルタ１００
に入力されるデータに対して、所定のフィルタ係数（乗
数）を乗算する。同様に乗算部１０３は、遅延部１０１
から出力されるデータに対して、所定のフィルタ係数を
乗算する。乗算部１０５は、遅延部１０４から出力され
るデータに対して、所定のフィルタ係数を乗算する。

【００１９】加算部１１０は、乗算部１０２、１０３、
１０５、および後述する乗算部１０７ａ、１０７ｂ、１
０９ａ、１０９ｂのそれぞれから出力されるデータを加
算する。本実施形態では、フィードバック部により扱わ
れるデータのビット数が４８ビットとなっており、フィ
ードフォワード部により扱われるデータのビット数が２
４ビットとなっているため、加算部１１０は、フィード
フォワード部から入力されるデータに対して下位に２４
ビット分の固定データ“０”を付加することにより、４
８ビットの演算（すなわち、倍精度演算）を行ってい
る。なお、加算部１１０の詳細構成については後述す
る。

【００２０】一般的なＤＳＰでは、演算時のデータ精度
として単精度と倍精度を選択できる機能を備えている場
合が多い。したがって、フィードフォワード部で扱うデ
ータ精度を単精度、フィードバック部で扱うデータ精度
を倍精度とすることにより、特に仕様変更などを行うこ
となく一般的なＤＳＰ等を用いて容易にデジタルフィル
タ１００を実現することができる。

【００２１】遅延部１０６は、所定周期で加算部１１０
から出力されるデータをその周期に相当する時間Ｔ１だ
け遅延させる。同様に、遅延部１０８は、遅延部１０６
から出力されるデータを時間Ｔ１だけ遅延させる。乗算
部１０７ａは、遅延部１０６から出力されるデータのう
ち、上位２４ビット分のデータに対して所定のフィルタ
係数を乗算する。また乗算部１０７ｂは、遅延部１０６
から出力されるデータのうち、下位２４ビット分のデー
タに対して所定のフィルタ係数を乗算する。

【００２２】乗算部１０９ａは、遅延部１０８から出力
されるデータのうち、上位２４ビット分のデータに対し
て所定のフィルタ係数を乗算する。また乗算部１０９ｂ
は、遅延部１０８から出力されるデータのうち、下位２
４ビット分のデータに対して所定のフィルタ係数を乗算
する。

【００２３】なお、下位２４ビット分のデータに対応す
る乗算部１０７ｂ、１０９ｂにおける演算で桁上がりが
生じた場合には、上位２４ビット分のデータに対応する
乗算部１０７ａ、１０９ａにおける演算にこの桁上がり
が反映される。上述したデジタルフィルタ１００におい
て、各乗算部１０２、１０３、１０５、１０７ａ、１０
７ｂ、１０９ａ、１０９ｂのフィルタ係数を任意に設定
することにより、例えば、低域通過フィルタなどを実現
することができる。

【００２４】図２は、加算部１１０の詳細構成を示す図
である。図２に示すように加算部１１０は、４つの２値
加算部１１２、１１４、１１６、１１８を含んで構成さ
れている。２値加算部１１２は、乗算部１０２から出力
される２４ビットのデータと、乗算部１０３から出力さ
れる２４ビットのデータを加算する。２値加算部１１４
は、２値加算部１１２から出力される２４ビットのデー
タと、乗算部１０５から出力される２４ビットのデータ
を加算する。

【００２５】２値加算部１１６は、乗算部１０７ａと乗
算部１０７ｂのそれぞれから出力されるデータをつなぎ
合わせて得られる４８ビットのデータと、乗算部１０９
ａと乗算部１０９ｂのそれぞれから出力されるデータを
つなぎ合わせて得られる４８ビットのデータとを加算す
る。２値加算部１１８は、２値加算部１１４から出力さ
れる２４ビットのデータに対してその下位に２４ビット
の固定データ“０”を付加して４８ビットのデータと
し、この４８ビットのデータと２値加算部１１６から出
力される４８ビットのデータを加算する。このように、
２値加算部１１４から出力される２４ビットのデータに
対してその下位に２４ビットの固定データ“０”を付加
することにより、フィードフォワード部から入力される
データのビット数とフィードバック部から入力されるデ
ータのビット数を容易に揃えることができる。

【００２６】上述した遅延部１０１、１０４が第１の遅
延手段に、遅延部１０６、１０８が第２の遅延手段に、
乗算部１０２、１０３、１０５が第１の乗算手段に、乗
算部１０７ａ、１０７ｂ、１０９ａ、１０９ｂが第２の
乗算手段に、加算部１１０が加算手段にそれぞれ対応し
ている。

【００２７】このように、本実施形態のデジタルフィル
タ１００は、高い演算精度が必要なフィードバック部で
扱うデータ精度を倍精度とし、フィードフォワード部で
扱うデータ精度を単精度としているので、演算精度を低
下させることなく演算量を削減することができる。ま
た、加算部１１０に含まれる４つの２値加算部の中で、
２値加算部１１２、１１４については２４ビットのデー
タ（本実施形態では単精度のデータ）を扱っているの
で、この点からも演算量を低減することができる。具体
的には、本願発明者の試算によれば、本実施形態のデジ
タルフィルタ１００は、フィードフォワード部とフィー
ドバック部の両者ともに倍精度演算を行う従来のデジタ
ルフィルタと比べて演算量を２０％程度削減できること
が確かめられている。

【００２８】図３は、本実施形態のデジタルフィルタ１
００を用いて構成した低域通過フィルタの周波数特性の
一例を示す図である。本実施形態のデジタルフィルタ１
００により、カットオフ周波数が１００Ｈｚの低域通過
フィルタを構成した場合の振幅特性の測定結果が示され
ている。図３において、縦軸は振幅比、横軸は周波数に
それぞれ対応している。

【００２９】図３に示す波形Ａは、本実施形態のデジタ
ルフィルタ１００の周波数特性を示している。また波形
Ｂは、従来のデジタルフィルタにおいてフィードフォワ
ード部とフィードバック部の両者ともに倍精度演算を行
った場合の周波数特性を示している。波形Ｃは、従来の
デジタルフィルタにおいてフィードフォワード部とフィ
ードバック部の両者ともに単精度演算を行った場合の周
波数特性を示している。図３に示すように、波形Ａと波
形Ｂはほとんど重なっており、フィードフォワード部と
フィードバック部の両者ともに倍精度演算を行う従来の
デジタルフィルタと同等の遮断特性を有する低域通過フ
ィルタが、本実施形態のデジタルフィルタ１００によっ
て実現されていることが分かる。

【００３０】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内において種々の変
形実施が可能である。例えば、上述した実施形態では、
フィードフォワード部で扱うデータのビット数を２４ビ
ット、フィードバック部で扱うデータのビット数を４８
ビットとしていたが、各データのビット数はこれに限定
されるものではない。具体的には、フィードフォワード
部で扱うデータのビット数をｎとすると、フィードバッ
ク部で扱うデータのビット数をｎより大きいｍとしてお
けばよい。すなわち、デジタルフィルタにおいて、フィ
ードフォワード部で扱うデータ精度よりも、フィードバ
ック部で扱うデータ精度を高くしておけばよい。

【００３１】上述した実施形態では、デジタルフィルタ
１００として２次のＩＩＲ型デジタルフィルタを想定し
て説明を行っていたが、デジタルフィルタの次数は２次
に限定されるものではなく、他の次数でもよい。また、
デジタルフィルタ１００の構成形態として直接形を考え
ていたが、これに限定されるものではなく、縦続形、並
列形、格子形などの構成形態をとるようにしてもよい。

【００３２】上述した実施形態では、デジタルフィルタ
１００をＤＳＰによって実現していたが、ＤＳＰ以外の
プロセッサ等によってデジタルフィルタ１００を実現し
てもよい。

【００３３】

【発明の効果】上述したように、本発明によれば、高い
演算精度が必要なフィードバック部で扱うデータ精度を
フィードフォワード部で扱うデータ精度よりも高くして
演算が行われるので、全体として演算精度を低下させる
ことなく演算量を削減することができる。

【図面の簡単な説明】

【図１】一実施形態のデジタルフィルタの構成を示す図
である。

【図２】加算部の詳細構成を示す図である。

【図３】本実施形態のデジタルフィルタを用いて構成し
た低域通過フィルタの周波数特性の一例を示す図であ
る。

【図４】従来のデジタルフィルタの一例を示す図であ
る。

【図５】倍精度演算を行う場合の従来のデジタルフィル
タの一例を示す図である。

【符号の説明】

１００ デジタルフィルタ １０１、１０４、１０６、１０８ 遅延部 １０２、１０３、１０５、１０７ａ、１０７ｂ、１０９
ａ、１０９ｂ 乗算部 １１０ 加算部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フィードフォワード部とフィードバック
   部を有するデジタルフィルタであって、前記フィードフ
   ォワード部で扱うデータ精度よりも前記フィードバック
   部で扱うデータ精度を高くすることを特徴とするデジタ
   ルフィルタ。
2. 【請求項２】 入力データを遅延させる直列接続された
   複数の第１の遅延手段と、 複数の前記第１の遅延手段のそれぞれの入出力データに
   所定の乗数を乗算する複数の第１の乗算手段と、 入力データを遅延させる直列接続された複数の第２の遅
   延手段と、 複数の前記第２の遅延手段のそれぞれの入出力データに
   所定の乗数を乗算する複数の第２の乗算手段と、 複数の前記第１の乗算手段および複数の前記第２の乗算
   手段による各乗算結果を加算して加算結果を複数の前記
   第２の遅延手段の初段に入力する加算手段と、 を備え、前記第１の遅延手段および前記第１の乗算手段
   を含んで構成されるフィードフォワード部で扱うデータ
   精度よりも、前記第２の遅延手段および前記第２の乗算
   手段を含んで構成されるフィードバック部で扱うデータ
   精度を高くすることを特徴とするデジタルフィルタ。
3. 【請求項３】 請求項２において、 前記フィードフォワード部で扱うデータのビット数を
   ｎ、前記フィードバック部で扱うデータのビット数をｎ
   より大きなｍとしたときに、前記加算手段は、前記フィ
   ードフォワード部から入力されるｎビットのデータに対
   して下位にｍ−ｎビットの固定データ“０”を付加して
   ｍビットの演算を行うことを特徴とするデジタルフィル
   タ。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記フィードフォワード部で扱うデータ精度を単精度、
   前記フィードバック部で扱うデータ精度を倍精度とする
   ことを特徴とするデジタルフィルタ。