JPH08265104A

JPH08265104A - デジタルフィルタ及びデジタルフィルタリング方法

Info

Publication number: JPH08265104A
Application number: JP6764495A
Authority: JP
Inventors: Jun Wakasugi; 純若杉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-27
Filing date: 1995-03-27
Publication date: 1996-10-11

Abstract

(57)【要約】【目的】演算精度を損なうことなく演算回数を減らす。【構成】伝達関数が下式で表されるデジタルフィルタに
おいて、【数１】伝達関数の分子の演算を単精度で行い、伝達関数の分母
の演算を倍精度で行うように構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルフィルタに関
する。

【０００２】

【従来の技術】従来、ＩＩＲ（ｉｎｆｉｎｉｔｅｉｍ
ｐｕｌｓｅｒｅｓｐｏｎｓｅ）デジタルフィルタを固
定小数点演算ＤＳＰで構成する場合、デジタルフィルタ
では、倍精度演算が行われている。

【０００３】倍精度演算は、単精度演算に比べて精度が
高くなる。しかし、両方の演算を同じ回路を用いて実行
する場合には、倍精度演算の演算時間は、単精度演算の
演算時間の約２倍になる。

【０００４】例えば、図４に示すような直接形構成の２
次のＩＩＲフィルタを用いてロ−パスフィルタを構成し
た場合を考える。このＩＩＲフィルタは、加算器１０、
係数乗算器１１及び単位遅延素子１２から構成されてい
る。

【０００５】この場合、単精度演算では、５個の係数と
の乗算が１回ずつ必要となるため、合計５回の乗算が行
われるのに対し、倍精度演算では、５個の係数との乗算
が係数ａ₀ の上位と下位について１回ずつ必要となるた
め、合計１０回の乗算が行われる。

【０００６】

【発明が解決しようとする課題】このように、従来のデ
ジタルフィルタでは、演算精度を上げると、乗算回数が
増えるという関係がある。従って、回路規模を同じにし
て演算精度を上げた場合には演算時間が長くなるという
欠点があり、同じ演算時間で演算精度を上げた場合には
回路規模が大きくなるという欠点がある。

【０００７】本発明は、上記欠点を解決すべくなされた
もので、その目的は、演算精度を損なうことなく演算回
数を減らすことができるデジタルフィルタを提供するこ
とである。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデジタルフィルタは、伝達関数が下式で表
され、かつ、

【０００９】

【数２】

【００１０】前記伝達関数の分母の演算が前記伝達関数
の分子の演算よりも高精度で行われるように構成してい
る。また、前記伝達関数の分子の演算を単精度で行い、
前記伝達関数の分母の演算を倍精度で行うように構成す
るのが効果的である。

【００１１】本発明のデジタルフィルタは、入力端子
と、出力端子と、前記入力端子に供給された信号と第１
係数を乗算する第１乗算手段と、前記入力端子に供給さ
れた信号を遅延させる第１遅延手段と、前記第１遅延手
段の出力と第２係数を乗算する第２乗算手段と、前記出
力端子に供給された信号を遅延させる第２遅延手段と、
前記第２遅延手段の出力と第３係数を乗算する第３乗算
手段と、前記第１、第２及び第３乗算手段の出力を入力
とし、出力が前記出力端子に供給される加算手段とを有
するデジタルフィルタにおいて、前記第３乗算手段によ
る乗算が、前記第１及び第２乗算手段の少なくとも一方
の乗算手段による乗算よりも高精度で行われるように構
成している。

【００１２】また、前記第１及び第２乗算手段が単精度
で乗算を行い、前記第３乗算手段が倍精度で乗算を行う
ように構成するのが効果的である。本発明のデジタルフ
ィルタリング方法は、入力信号を乗算器に入力して第１
係数と単精度乗算し、その乗算結果を加算手段に入力す
るステップと、所定時間遅延させた前記入力信号を前記
乗算器に入力して第２係数と単精度乗算し、その乗算結
果を前記加算手段に入力するステップと、所定時間遅延
させた前記加算手段の出力信号を前記乗算器に入力して
第３係数と倍精度乗算し、その乗算結果を前記加算手段
に入力するステップとを有する。

【００１３】

【作用】上記構成のデジタルフィルタによれば、伝達関
数の分母の演算が前記伝達関数の分子の演算よりも高精
度で行われるように構成されている。従って、伝達関数
の全ての演算を高精度（例えば、倍精度）で行う場合に
比べて、同じ演算精度を有しながら、乗算回数を減らす
ことが可能である。

【００１４】また、デジタルフィルタを第１及び第２遅
延手段、第１乃至第３乗算手段及び加算手段により構成
することにより、所定の演算精度を確保しつつ高速に乗
算を行うことができる。

【００１５】上記デジタルフィルタリング方法によれ
ば、伝達関数の分母の演算が倍精度で行われ、伝達関数
の分子の演算が単精度で行われるようになるため、伝達
関数の全ての演算を倍精度で行う場合に比べて、同じ演
算精度を有しながら、乗算回数を減らすことができる。

【００１６】

【実施例】以下、図面を参照しながら、本発明のデジタ
ルフィルタについて詳細に説明する。図１は、本発明の
第１実施例に関わる直接形構成のＩＩＲフィルタを構成
する再帰形回路を示している。

【００１７】この回路は、加算器１０、係数乗算器１
１，１３及び単位遅延素子１２から構成されている。ま
た、この再帰形回路の入出力関係は、（１）式で示され
る。（１）式をｚ変換すると、この回路の伝達関数は、
（２）式で示される。

【００１８】

【数３】

【００１９】この再帰形回路は、（２）式の分子を先に
実現し、分母を後に実現するものである。本発明では、
ａ₀ ，ａ₁ ，…ａ_N の乗算、即ち（２）式の分子の実現
については、単精度演算で行い、ｂ₁ ，ｂ₂ ，… ｂ_M
の乗算、即ち（２）式の分母の実現については、倍精度
演算で行っている。

【００２０】また、本発明では、係数乗算器１３の係数
ｃの値を可変させることにより、信号レベルの調整を行
っている。このような構成によれば、（２）式の分子を
実現するための演算を単精度で行い、（２）式の分母を
実現するための演算を倍精度で行うことにより、全ての
演算を倍精度で行う場合に比べて、同じ演算精度を有し
ながら乗算回数を減らすという効果が得られる。

【００２１】例えば、図２に示すような２次のＩＩＲフ
ィルタを考えると、係数ｃの乗算を単精度で行った場合
には、３個の係数ａ₀ ，ａ₁ ，ａ₂ の乗算が１回ずつ
と、２個の係数ｂ₁ ，ｂ₂ の乗算が係数ａ₀ の上位と下
位について１回ずつと、係数ｃの乗算が１回だけ必要と
なるため、合計８回の乗算が行われる。

【００２２】また、係数ｃの乗算を省略した場合には、
３個の係数ａ₀ ，ａ₁ ，ａ₂ の乗算が１回ずつと、２個
の係数ｂ₁ ，ｂ₂ の乗算が係数ａ₀ の上位と下位につい
て１回ずつだけ必要となるため、合計７回の乗算が行わ
れる。

【００２３】従って、回路規模を同じにして演算精度を
上げても、従来ほど演算時間が長くならず、また、同じ
演算時間で演算精度を上げても、従来ほど回路規模が大
きくなることはない。

【００２４】図３は、本発明の第２実施例に関わる縦続
形構成のＩＩＲフィルタを構成する再帰形回路を示して
いる。この回路は、加算器１０、係数乗算器１１，１３
及び単位遅延素子１２から構成され、４次のフィルタと
なっている。

【００２５】また、この再帰形回路の入出力関係は、上
記（１）式で示される。（１）式をｚ変換すると、この
回路の伝達関数は、上記（２）式で示される。この再帰
形回路は、（２）式の分子を先に実現し、分母を後に実
現するものである。

【００２６】本発明では、ａ₁₀，ａ₁₁，ａ₁₂，ａ₂₀，ａ
₂₁，ａ₂₂の乗算、即ち（２）式の分子の実現について
は、単精度演算で行い、ｂ₁₁，ｂ₁₂，ｂ₂₁，ｂ₂₂の乗
算、即ち（２）式の分母の実現については、倍精度演算
で行っている。

【００２７】また、本発明では、係数乗算器１３の係数
ｃの値を可変させることにより、信号レベルの調整を行
っている。このような構成によれば、（２）式の分子を
実現するための演算を単精度で行い、（２）式の分母を
実現するための演算を倍精度で行うことにより、全ての
演算を倍精度で行う場合に比べて、同じ演算精度を有し
ながら乗算回数を減らすという効果が得られる。

【００２８】例えば、全ての係数の演算を倍精度で行う
場合には、合計２１回の演算が必要であるのに対し、本
発明では、６個の係数ａ₁₀，ａ₁₁，ａ₁₂，ａ₂₀，ａ₂₁，
ａ₂₂の乗算が１回ずつと、４個の係数ｂ₁₁，ｂ₁₂，
ｂ₂₁，ｂ₂₂の乗算が係数ａ₀ の上位と下位について１回
ずつと、係数ｃの乗算が１回だけ必要となるため、合計
１５回の乗算が行われる。また、係数ｃの乗算を省略し
た場合には、合計１４回の乗算が行われる。

【００２９】従って、回路規模を同じにして演算精度を
上げても、従来ほど演算時間が長くならず、また、同じ
演算時間で演算精度を上げても、従来ほど回路規模が大
きくなることはない。

【００３０】なお、上記実施例では、（２）式の伝達関
数は、直接形構成及び縦続形構成の再帰形回路で実現し
たが、これらに限られず、例えば１Ｄ形構成、２Ｄ形構
成、３Ｄ形構成や並列形構成などの再帰形回路で実現し
てもよい。

【００３１】

【発明の効果】以上、説明したように、本発明のデジタ
ルフィルタによれば、次のような効果を奏する。上記
（２）式の分子を実現するための演算を単精度で行い、
上記（２）式の分母を実現するための演算を倍精度で行
うことにより、全ての演算を倍精度で行う場合に比べ
て、同じ演算精度を有しながら乗算回数を減らすという
効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１実施例に関わる直接形構成のＩＩ
Ｒフィルタを示す回路図。

【図２】図１のＩＩＲフィルタを２次で構成した場合を
示す回路図。

【図３】本発明の第２実施例に関わる縦続形構成のＩＩ
Ｒフィルタを示す回路図。

【図４】従来の縦続形構成のＩＩＲフィルタを示す回路
図。

【符号の説明】

１０ …加算器、１１，１３ …係数乗算器、１２ …単位遅延素子。

Claims

【特許請求の範囲】

【請求項１】伝達関数が下式で表されるデジタルフィ
ルタにおいて、【数１】前記伝達関数の分母の演算が前記伝達関数の分子の演算
よりも高精度で行われるように構成したことを特徴とす
るデジタルフィルタ。
【請求項２】前記伝達関数の分子の演算を単精度で行
い、前記伝達関数の分母の演算を倍精度で行うように構
成したことを特徴とする請求項１記載のデジタルフィル
タ。
【請求項３】入力端子と、出力端子と、前記入力端子
に供給された信号と第１係数を乗算する第１乗算手段
と、前記入力端子に供給された信号を遅延させる第１遅
延手段と、前記第１遅延手段の出力と第２係数を乗算す
る第２乗算手段と、前記出力端子に供給された信号を遅
延させる第２遅延手段と、前記第２遅延手段の出力と第
３係数を乗算する第３乗算手段と、前記第１、第２及び
第３乗算手段の出力を入力とし、出力が前記出力端子に
供給される加算手段とを有するデジタルフィルタにおい
て、前記第３乗算手段による乗算が、前記第１及び第２乗算
手段の少なくとも一方の乗算手段による乗算よりも高精
度で行われるように構成したことを特徴とするデジタル
フィルタ。
【請求項４】前記第１及び第２乗算手段が単精度で乗
算を行い、前記第３乗算手段が倍精度で乗算を行うもの
であることを特徴とする請求項３記載のデジタルフィル
タ。
【請求項５】入力信号を乗算器に入力して第１係数と
単精度乗算し、その乗算結果を加算手段に入力するステ
ップと、所定時間遅延させた前記入力信号を前記乗算器
に入力して第２係数と単精度乗算し、その乗算結果を前
記加算手段に入力するステップと、所定時間遅延させた
前記加算手段の出力信号を前記乗算器に入力して第３係
数と倍精度乗算し、その乗算結果を前記加算手段に入力
するステップとを有する入力信号のデジタルフィルタリ
ング方法。