JPH0644701B2 - たたみ込み演算回路 - Google Patents
たたみ込み演算回路Info
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- JPH0644701B2 JPH0644701B2 JP15214886A JP15214886A JPH0644701B2 JP H0644701 B2 JPH0644701 B2 JP H0644701B2 JP 15214886 A JP15214886 A JP 15214886A JP 15214886 A JP15214886 A JP 15214886A JP H0644701 B2 JPH0644701 B2 JP H0644701B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、異なる二つの信号系列ｘｎとｈｎとのたたみ
込み演算を行う回路に関する。特に、一方の信号系列ｈ
ｎがｐ次の全極形ディジタルフィルタのインパルス応答
の自己相関関係である場合のたたみ込み演算回路に関す
る。本発明は音声処理回路に利用するに適する。
込み演算を行う回路に関する。特に、一方の信号系列ｈ
ｎがｐ次の全極形ディジタルフィルタのインパルス応答
の自己相関関係である場合のたたみ込み演算回路に関す
る。本発明は音声処理回路に利用するに適する。
本発明は、Ｎ項の信号系列とｐ次の全極形ディジタルフ
ィルタのインパルス応答の自己相関関数とのたたみ込み
演算回路において、 積和回路を２個設け、それぞれの積和回路の出力の和を
出力することにより、 少ない計数回数で短時間に計算を実行することができる
ようにしたものである。
ィルタのインパルス応答の自己相関関数とのたたみ込み
演算回路において、 積和回路を２個設け、それぞれの積和回路の出力の和を
出力することにより、 少ない計数回数で短時間に計算を実行することができる
ようにしたものである。
一般にたたみ込み演算は、 で表される。ここで、Ｒｎはｐ次全極形ディジタルフィ
ルタのインパルス応答の自己相関関数で、全極形フィル
タのインパルス応答をｆｎ、ｎ＝０，１，２，……とす
ると、 で表される。ここで、 Ｒｎ＝Ｒ-n，−（Ｎ−１）≦ｎ≦Ｎ−１……(3) である。
ルタのインパルス応答の自己相関関数で、全極形フィル
タのインパルス応答をｆｎ、ｎ＝０，１，２，……とす
ると、 で表される。ここで、 Ｒｎ＝Ｒ-n，−（Ｎ−１）≦ｎ≦Ｎ−１……(3) である。
(1)式を演算する従来例回路の構成を第２図に示す。第
２図で、入力ｘｎは、ｘ０，ｘ１，……の順に入力端子
100 から加えられ、２×（Ｎ−１）個縦続に接続された
遅延素子101 内に記憶され、右へシフトしていく。ｘ０
がちょうど、その出力が乗算器102 で係数Ｒ０と乗算さ
れる遅延素子内に記憶されたとき、スイッチ104 が閉成
し、以後、ｘｎの最終サンプルｘN-1 が入力されるま
で、出力ｙｎが出力端子105 から得られる。加算器103
では２Ｎ−１個の乗算器102 の出力が加算される。
２図で、入力ｘｎは、ｘ０，ｘ１，……の順に入力端子
100 から加えられ、２×（Ｎ−１）個縦続に接続された
遅延素子101 内に記憶され、右へシフトしていく。ｘ０
がちょうど、その出力が乗算器102 で係数Ｒ０と乗算さ
れる遅延素子内に記憶されたとき、スイッチ104 が閉成
し、以後、ｘｎの最終サンプルｘN-1 が入力されるま
で、出力ｙｎが出力端子105 から得られる。加算器103
では２Ｎ−１個の乗算器102 の出力が加算される。
このような従来例装置では、(1)式の計算に乗算および
加算が各々Ｎ２回行われることが必要であり、Ｎが通常
大きな値（≧ 256）をとり得るので、このときに計算時
間が長引く欠点があった。
加算が各々Ｎ２回行われることが必要であり、Ｎが通常
大きな値（≧ 256）をとり得るので、このときに計算時
間が長引く欠点があった。
本発明はこのような欠点を除去するもので、乗算および
加算の回数を低減し、計算時間を短縮することができる
たたみ込み演算回路を提供することを目的とする。
加算の回数を低減し、計算時間を短縮することができる
たたみ込み演算回路を提供することを目的とする。
本発明は、Ｎ項の信号からなる信号系列と、ｐ次の全極
形でそのｚ変換で表現された伝達関数が であるディジタルフィルタのインパルス応答の自己相関
関数とのたたみ込み演算を行うたたみ込み演算回路にお
いて、自己相関関数と信号系列とのＮ／２項の積和を演
算する第一の積和回路（１）と、この積和回路の出力を
記憶する第一の記憶手段（３）と、係数αｉと自回路の
入力信号とのｐ項の積和を演算する第二の積和回路
（２）と、上記第一の積和回路の出力をこの第二の積和
回路の入力信号の初期値として第一のタイミングで与え
る手段（６、７Ａ）と、上記第二の積和回路の出力をそ
の入力として第二のタイミングで再帰入力する手段（７
Ｂ）と、上記第二の積和回路の出力を記憶する第二の記
憶手段（４）と、上記第一の記憶手段とこの第二の記憶
手段の出力を加算して出力する手段（５）とを備えたこ
とを特徴とする。
形でそのｚ変換で表現された伝達関数が であるディジタルフィルタのインパルス応答の自己相関
関数とのたたみ込み演算を行うたたみ込み演算回路にお
いて、自己相関関数と信号系列とのＮ／２項の積和を演
算する第一の積和回路（１）と、この積和回路の出力を
記憶する第一の記憶手段（３）と、係数αｉと自回路の
入力信号とのｐ項の積和を演算する第二の積和回路
（２）と、上記第一の積和回路の出力をこの第二の積和
回路の入力信号の初期値として第一のタイミングで与え
る手段（６、７Ａ）と、上記第二の積和回路の出力をそ
の入力として第二のタイミングで再帰入力する手段（７
Ｂ）と、上記第二の積和回路の出力を記憶する第二の記
憶手段（４）と、上記第一の記憶手段とこの第二の記憶
手段の出力を加算して出力する手段（５）とを備えたこ
とを特徴とする。
Ｎを偶数とし、(1)式をマトリクスの形で書き直すと、 になる。
ここで、 とおくと、ｙｎは ｙｎ＝ｕｎ＋ｖｎ，０≦ｎ≦Ｎ−１……(8) で表される。ｐ次の全極形ディジタルフィルタの伝達関
数Ｈ(z)を、 とすると、Ｈ(z)のインパルス応答ｆｎは、 で表される。ここで である。インパルス応答の自己相関Ｒｎは、(2)式で表
され、 になる。
数Ｈ(z)を、 とすると、Ｈ(z)のインパルス応答ｆｎは、 で表される。ここで である。インパルス応答の自己相関Ｒｎは、(2)式で表
され、 になる。
さて、ｕn(N/2 ≦ｎ≦Ｎ−１)、ｖn(０≦ｎ≦(N/2)−
１)は、(11)式の関係式を用いて、少ない計算回数で計
算することができる。すなわち、ｕn-iにαｉを乗算し
たものをｉ＝１，……，ｐについて加えると、 になる。したがってｕｎは、ｕn-i （ｉ＝１，……，
ｐ）からｐ回の乗算と加算とで求まる。通常ｐは７〜10
程度の値をとり、ｕｎを直接計算する場合のN/2 回の乗
算および加算に比べて大幅に低減される。一度ｕｎが求
まれば、再帰的にｕn+1，ｕn+2，……と順に求めること
ができる。
１)は、(11)式の関係式を用いて、少ない計算回数で計
算することができる。すなわち、ｕn-iにαｉを乗算し
たものをｉ＝１，……，ｐについて加えると、 になる。したがってｕｎは、ｕn-i （ｉ＝１，……，
ｐ）からｐ回の乗算と加算とで求まる。通常ｐは７〜10
程度の値をとり、ｕｎを直接計算する場合のN/2 回の乗
算および加算に比べて大幅に低減される。一度ｕｎが求
まれば、再帰的にｕn+1，ｕn+2，……と順に求めること
ができる。
ｖｎ（０≦ｎ≦(N/2)−１）についても、ｖn+i，ｉ＝１
〜ｐから、 と表され、ｕｎと同様に計算回数は大幅に低減される。
ｖｎについても、ｖn-1，ｖn-2，……と再帰的に求めら
れる。
〜ｐから、 と表され、ｕｎと同様に計算回数は大幅に低減される。
ｖｎについても、ｖn-1，ｖn-2，……と再帰的に求めら
れる。
ｕｎ，ｎ＝N/2,(N/2)+1,……,N-1は、ｕ(N/2)-p，ｕ
(N/2)-(p-1)，……，u(N/2)-1を初期値とて(6)式に従っ
て計算し、以降は(12)式により計算すれば求まる。ま
た、ｖｎ，ｎ＝(N/2)-1，(N/2)-2，……，０は、ｖ
N/2 ，Ｖ(N/2)+1,……，ｖ(N/2)+(p-1)を初期値として
(7)式により計算し、以降は(13)式に従って計算をすれ
ば求まる。
(N/2)-(p-1)，……，u(N/2)-1を初期値とて(6)式に従っ
て計算し、以降は(12)式により計算すれば求まる。ま
た、ｖｎ，ｎ＝(N/2)-1，(N/2)-2，……，０は、ｖ
N/2 ，Ｖ(N/2)+1,……，ｖ(N/2)+(p-1)を初期値として
(7)式により計算し、以降は(13)式に従って計算をすれ
ば求まる。
以上のステップで、ｕ(N/Z)-p〜ｕN-1 ，ｖ０〜ｖ
(N/2)+(p-1)が求められるが、残されたｕ０〜ｕ
(N/2)-(p-1)，ｖ(N/2)+p〜ＶN-1 については、サイズを
N/2 としたたたみ込み演算と同じになるから、同様な手
順を繰り返すことにより高速に求められる。
(N/2)+(p-1)が求められるが、残されたｕ０〜ｕ
(N/2)-(p-1)，ｖ(N/2)+p〜ＶN-1 については、サイズを
N/2 としたたたみ込み演算と同じになるから、同様な手
順を繰り返すことにより高速に求められる。
(9)式ないし(11)式は、ラビナ氏、シャファ氏著、音声
信号のデジタル処理、プレンティスホール、1978年（L.
R Rabiner,R.W.Schafer,Digital Processing of Speech
Signals Prentice-Hall,1978）による。
信号のデジタル処理、プレンティスホール、1978年（L.
R Rabiner,R.W.Schafer,Digital Processing of Speech
Signals Prentice-Hall,1978）による。
以下、本発明実施例を図面に基づいて説明する。
第１図はこの実施例装置の構成を示すブロック構成図で
ある。この実施例回路は、ｕｎおよびｖｎの初期値（ｕ
ｎ,(N/2)−ｐ≦ｎ≦(N/2)−１；ｖｎ，N/2 ≦ｎ≦(N/2)
＋（ｐ−１））を計算する第一の積和回路１と、ｕｎ
およびｖｎを再帰的に求める第二の積和回路２とを含
む。第一の積和回路１では、乗算器の係数は、Ｒp-1,Ｒ
p-2,……，Ｒ０……，Ｒ(N/2)-1 の順で左側から割当て
られ、第二の積和回路２の乗算器係数は、左から順に全
極形フィルタの係数α１，α２，……，αｐである。
ある。この実施例回路は、ｕｎおよびｖｎの初期値（ｕ
ｎ,(N/2)−ｐ≦ｎ≦(N/2)−１；ｖｎ，N/2 ≦ｎ≦(N/2)
＋（ｐ−１））を計算する第一の積和回路１と、ｕｎ
およびｖｎを再帰的に求める第二の積和回路２とを含
む。第一の積和回路１では、乗算器の係数は、Ｒp-1,Ｒ
p-2,……，Ｒ０……，Ｒ(N/2)-1 の順で左側から割当て
られ、第二の積和回路２の乗算器係数は、左から順に全
極形フィルタの係数α１，α２，……，αｐである。
次に、この実施例の動作を第１図に基づいて説明する。
まず、入力端子10にｘ０，ｘ１，……が加えられて最終
サンプルｘ(N/Z)-1 が入力されると同時に第一のタイミ
ングでスイッチ６が閉成し、スイッチ７が７Ａ側に接続
され、ｕ(N/Z)-pが第一の積和回路１の出力端子11から
出力され、第一の記憶素子３に格納されるとともに、第
二の積和回路２の遅延素子の初期値として入力され、ｐ
−１クロックの間に、順次ｕ(N/Z)-p+1,……，ｕ
(N/Z)-1 が同様に出力され記憶される。次に、第二のタ
イミングでスイッチ７は７Ｂ側に接続され、ｕ(N/Z)-i
とαｉ（ｉ＝１，……，ｐ）の積和を求め、その結果
は、遅延素子に入力されると同時に、第二の記憶素子４
に入力される。この動作はN/2 クロック間繰り返えさ
れ、ｕｎ，ｎ＝ N/2，……，N-1 が求まる。
まず、入力端子10にｘ０，ｘ１，……が加えられて最終
サンプルｘ(N/Z)-1 が入力されると同時に第一のタイミ
ングでスイッチ６が閉成し、スイッチ７が７Ａ側に接続
され、ｕ(N/Z)-pが第一の積和回路１の出力端子11から
出力され、第一の記憶素子３に格納されるとともに、第
二の積和回路２の遅延素子の初期値として入力され、ｐ
−１クロックの間に、順次ｕ(N/Z)-p+1,……，ｕ
(N/Z)-1 が同様に出力され記憶される。次に、第二のタ
イミングでスイッチ７は７Ｂ側に接続され、ｕ(N/Z)-i
とαｉ（ｉ＝１，……，ｐ）の積和を求め、その結果
は、遅延素子に入力されると同時に、第二の記憶素子４
に入力される。この動作はN/2 クロック間繰り返えさ
れ、ｕｎ，ｎ＝ N/2，……，N-1 が求まる。
続いて、ｖｎの計算に移る。第一の積和回路１の入力端
子10から信号がｘN-1,ｘN-2,……，ｘ(N/2)の順で入力
され、最後のサンプルｘ(N/2)が入力されると同時にス
イッチ６が閉成され、スイッチ７が７Ａ側に接続され、
ｖ(N/2)+p-1,ｖ(N/2)+p-2,……，ｖ(N/2) がクロック毎
に、第一の記憶素子３と、第二の積和回路２とに出力さ
れる。次に、スイッチ７が再び７Ｂ側に接続され、
ｖｎ，ｎ＝(N/2)-1 ，(N/2)-2 ，……，０が積和回路２
の出力として記憶素子４および遅延素子に入力される。
以上の手順は、もしＮが４の倍数であれば、サイズをN/
4とし、同様の処理を繰り返し続けることができる。
子10から信号がｘN-1,ｘN-2,……，ｘ(N/2)の順で入力
され、最後のサンプルｘ(N/2)が入力されると同時にス
イッチ６が閉成され、スイッチ７が７Ａ側に接続され、
ｖ(N/2)+p-1,ｖ(N/2)+p-2,……，ｖ(N/2) がクロック毎
に、第一の記憶素子３と、第二の積和回路２とに出力さ
れる。次に、スイッチ７が再び７Ｂ側に接続され、
ｖｎ，ｎ＝(N/2)-1 ，(N/2)-2 ，……，０が積和回路２
の出力として記憶素子４および遅延素子に入力される。
以上の手順は、もしＮが４の倍数であれば、サイズをN/
4とし、同様の処理を繰り返し続けることができる。
最終的なたたみ込み演算の結果ｙｎは、記憶素子３およ
び４に記憶されたｕｎおよびｖｎを同一のｎについて加
算することにより得られる。
び４に記憶されたｕｎおよびｖｎを同一のｎについて加
算することにより得られる。
本発明は、以上説明したように、従来Ｎ２回の乗算およ
び加算が必要であったたたみ込み演算が、Ｎ＝２Ｍで表
される場合に最大（本発明では全体のサイズをN/2 ，N/
4 ，N/8 ，……と順に1/2 ずつ分解してゆき、ｐ≧N/
2k，ｋ＝１，２，３……となった時点で終了する。ここ
で最大というのは、ｋをmax log Ｎとしたときの値を意
味し、一般にはこの値より小さくなる。）で、 初期値計算 Ｐ〔２M-1・２＋２M-2・４＋２M-3・８＋……〕 ＝ＰＮlog Ｎ 回 再帰式計算 Ｐ〔２M-1・２＋２M-2・４＋２M-3・８＋……〕 ＝ＰＮlog Ｎ 回 であり、したがって、最大２ＰＮlog Ｎ 回で乗算で実
現できる。また、加算の回数は、最大で２ＰＮ・log Ｎ
＋Ｎ・log Ｎ＝（２Ｐ＋１）Ｎ・log Ｎ 回である。
び加算が必要であったたたみ込み演算が、Ｎ＝２Ｍで表
される場合に最大（本発明では全体のサイズをN/2 ，N/
4 ，N/8 ，……と順に1/2 ずつ分解してゆき、ｐ≧N/
2k，ｋ＝１，２，３……となった時点で終了する。ここ
で最大というのは、ｋをmax log Ｎとしたときの値を意
味し、一般にはこの値より小さくなる。）で、 初期値計算 Ｐ〔２M-1・２＋２M-2・４＋２M-3・８＋……〕 ＝ＰＮlog Ｎ 回 再帰式計算 Ｐ〔２M-1・２＋２M-2・４＋２M-3・８＋……〕 ＝ＰＮlog Ｎ 回 であり、したがって、最大２ＰＮlog Ｎ 回で乗算で実
現できる。また、加算の回数は、最大で２ＰＮ・log Ｎ
＋Ｎ・log Ｎ＝（２Ｐ＋１）Ｎ・log Ｎ 回である。
一例として、Ｎが256 の場合の乗算回数を比較すると、 従来例：Ｎ２＝65,536回 本発明：Ｎ２＝15,232回 になり、約1/4 に低減される。この結果はＮが大きいほ
ど顕著である。すなわち、計算時間を短縮する効果があ
る。
ど顕著である。すなわち、計算時間を短縮する効果があ
る。
第１図は本発明の実施例装置の構成を示すブロック構成
図。 第２図は従来例装置の構成を示すブロック構成図。 １、２……積和回路、３、４……記憶素子、５、103 …
…加算器、６、７、104 ……スイッチ、10、12、100…
…入力端子、11、13、105 ……出力端子、101 ……遅延
素子、102 ……乗算器。
図。 第２図は従来例装置の構成を示すブロック構成図。 １、２……積和回路、３、４……記憶素子、５、103 …
…加算器、６、７、104 ……スイッチ、10、12、100…
…入力端子、11、13、105 ……出力端子、101 ……遅延
素子、102 ……乗算器。
Claims (1)
- 【請求項１】Ｎ項の信号からなる信号系列と、ｐ次の全
極形でそのｚ変換で表現された伝達関数が であるディジタルフィルタのインパルス応答の自己相関
関数とのたたみ込み演算を行うたたみ込み演算回路にお
いて、 入力に遅延を与える複数の遅延素子とこの遅延素子で遅
延される入力に係数を乗算する複数の乗算器と上記乗算
器の出力を加算する加算器とを備えて自己相関関数と信
号系列とのＮ／２項の積和を演算する第一の積和回路
（１）と、 この積和回路の出力を記憶する第一の記憶手段（３）
と、 入力に遅延を与える複数の遅延素子とこの遅延素子で遅
延される入力に係数を乗算する複数の乗算器と上記乗算
器の出力を加算する加算器とを備えて係数αｉと自回路
の入力信号とのｐ項の積和を演算する第二の積和回路
（２）と、 上記第一の積和回路の出力をこの第二の積和回路の入力
信号の初期値として第一のタイミングで与える手段
（６、７Ａ）と、 上記第二の積和回路の出力をその入力として第二のタイ
ミングで再帰入力する手段（７Ｂ）と、 上記第二の積和回路の出力を記憶する第二の記憶手段
（４）と、 上記第一の記憶手段とこの第二の記憶手段の出力を加算
して出力する手段（５）と を備えたことを特徴とするたたみ込み演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15214886A JPH0644701B2 (ja) | 1986-06-27 | 1986-06-27 | たたみ込み演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15214886A JPH0644701B2 (ja) | 1986-06-27 | 1986-06-27 | たたみ込み演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637010A JPS637010A (ja) | 1988-01-12 |
| JPH0644701B2 true JPH0644701B2 (ja) | 1994-06-08 |
Family
ID=15534082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15214886A Expired - Lifetime JPH0644701B2 (ja) | 1986-06-27 | 1986-06-27 | たたみ込み演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644701B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004032679A (ja) | 2002-02-28 | 2004-01-29 | Matsushita Electric Ind Co Ltd | 通信装置及び通信システム |
-
1986
- 1986-06-27 JP JP15214886A patent/JPH0644701B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637010A (ja) | 1988-01-12 |
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