JPH0136727B2 - - Google Patents
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- JPH0136727B2 JPH0136727B2 JP56151707A JP15170781A JPH0136727B2 JP H0136727 B2 JPH0136727 B2 JP H0136727B2 JP 56151707 A JP56151707 A JP 56151707A JP 15170781 A JP15170781 A JP 15170781A JP H0136727 B2 JPH0136727 B2 JP H0136727B2
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- 230000003111 delayed effect Effects 0.000 claims description 15
- 238000007792 addition Methods 0.000 description 48
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルフイルタに関する。
LSI技術の進歩に伴い、リアルタイムに小型の
装置でデイジタル信号が処理できるようになつ
た。この分野ではデイジタル・フイルタが広く使
用されているが、その中で全極型デイジタル・フ
イルタが音声合成等で利用されている。全極型デ
イジタル・フイルタの伝達関数をＨ（Ｚ）とし、
Ｚ変換表示で示すと、 Ｈ（Ｚ）＝１／１＋a1z-1＋a2z-2＋…＋apz-p……(1) と表わされる。この全極型デイジタル・フイルタ
のうち第１図のような周波数特性をもつ帯域通過
型のデイジタル・フイルタがある。このデイジタ
ル・フイルタは Ｚ＝Rl±jw ……(2) に極をもつ全極型デイジタル・フイルタで、Ｗは
共振周波数、Ｒは通過帯域幅と呼ばれる。このデ
イジタル・フイルタの伝達関数をHB（Ｚ）とする
と HB（Ｚ）＝１／１−2RcosW・Z-1＋R2・Z-2 ……(3) で与えられる。また、このデイジタル・フイルタ
は第２図のような構成をもつ。このデイジタル・
フイルタの安定性を考える時、(2)式で示される極
がＺ平面上で単位円内に存在することが伝達関数
HB（Ｚ）の収束条件で、このデイジタル・フイル
タの特性を安定性を保証する条件である。極が単
位円内に存在することにより ｜Ｚ｜＝｜Ｒ・l±jw｜＜１ ……(4) がいえる。また、明らかに ｜l±jw｜｜ ……(5) であるから ｜Ｒ｜＜｜ ……(6) がいえる。今、第２図のようなデイジタル・フイ
ルタを実際に使用する場合、ハードウエア構成を
単純にするため、符号付き２の補数表示の２進小
数を利用する。この場合、例えば8bitの値を表わ
す時、 1.0110100 のように、符号ビツト（この場合１なので負）の
次に小数点があり次の位のビツトから数値となる
ものと考える。このような表示で与えられる値の
範囲は10000000〜01111111である。一方デイジタ
ル・フイルタを使用する場合の最大の長所は係数
（第２図の場合2RcosWと−R2）の値を変えるこ
とによりフイルタの特性を変化させることができ
ること、それもハードウエア技術の進歩により、
リアルタイムでそれが可能なことである。第２図
のデイジタル・フイルタを実現するハードウエア
の実施例を第３図に示す。デイジタル・フイルタ
の入力は入力レジスタ１から与えられ、入力レジ
スタ１の出力は、加算結果を保持するレジスタ５
の出力とともに切換回路２に入力される。切換回
路２は入力レジスタ１の出力と加算結果保持レジ
スタ５の出力を切り換えて、全加算器３に入力さ
れる。全加算器３のもう一つの入力は、係数と遅
延データの乗算結果を保持する乗算結果保持レジ
スタ１０の出力である。全加算器３の出力は加算
結果を保持するレジスタ４に入力される。レジス
タ４に保持された値は加算結果保持レジスタ５に
シフトされる。加算結果保持レジスタ５の出力は
遅延データレジスタ６に入力されると同時に、出
力保持レジスタ１１に入る。係数の値は記憶装置
７から読み出され、係数保持レジスタ８で保持さ
れた後、乗算器９に遅延データレジスタ６の出力
とともに入力され、係数と遅延されたデータの乗
算結果はレジスタ１０で保持される。
装置でデイジタル信号が処理できるようになつ
た。この分野ではデイジタル・フイルタが広く使
用されているが、その中で全極型デイジタル・フ
イルタが音声合成等で利用されている。全極型デ
イジタル・フイルタの伝達関数をＨ（Ｚ）とし、
Ｚ変換表示で示すと、 Ｈ（Ｚ）＝１／１＋a1z-1＋a2z-2＋…＋apz-p……(1) と表わされる。この全極型デイジタル・フイルタ
のうち第１図のような周波数特性をもつ帯域通過
型のデイジタル・フイルタがある。このデイジタ
ル・フイルタは Ｚ＝Rl±jw ……(2) に極をもつ全極型デイジタル・フイルタで、Ｗは
共振周波数、Ｒは通過帯域幅と呼ばれる。このデ
イジタル・フイルタの伝達関数をHB（Ｚ）とする
と HB（Ｚ）＝１／１−2RcosW・Z-1＋R2・Z-2 ……(3) で与えられる。また、このデイジタル・フイルタ
は第２図のような構成をもつ。このデイジタル・
フイルタの安定性を考える時、(2)式で示される極
がＺ平面上で単位円内に存在することが伝達関数
HB（Ｚ）の収束条件で、このデイジタル・フイル
タの特性を安定性を保証する条件である。極が単
位円内に存在することにより ｜Ｚ｜＝｜Ｒ・l±jw｜＜１ ……(4) がいえる。また、明らかに ｜l±jw｜｜ ……(5) であるから ｜Ｒ｜＜｜ ……(6) がいえる。今、第２図のようなデイジタル・フイ
ルタを実際に使用する場合、ハードウエア構成を
単純にするため、符号付き２の補数表示の２進小
数を利用する。この場合、例えば8bitの値を表わ
す時、 1.0110100 のように、符号ビツト（この場合１なので負）の
次に小数点があり次の位のビツトから数値となる
ものと考える。このような表示で与えられる値の
範囲は10000000〜01111111である。一方デイジタ
ル・フイルタを使用する場合の最大の長所は係数
（第２図の場合2RcosWと−R2）の値を変えるこ
とによりフイルタの特性を変化させることができ
ること、それもハードウエア技術の進歩により、
リアルタイムでそれが可能なことである。第２図
のデイジタル・フイルタを実現するハードウエア
の実施例を第３図に示す。デイジタル・フイルタ
の入力は入力レジスタ１から与えられ、入力レジ
スタ１の出力は、加算結果を保持するレジスタ５
の出力とともに切換回路２に入力される。切換回
路２は入力レジスタ１の出力と加算結果保持レジ
スタ５の出力を切り換えて、全加算器３に入力さ
れる。全加算器３のもう一つの入力は、係数と遅
延データの乗算結果を保持する乗算結果保持レジ
スタ１０の出力である。全加算器３の出力は加算
結果を保持するレジスタ４に入力される。レジス
タ４に保持された値は加算結果保持レジスタ５に
シフトされる。加算結果保持レジスタ５の出力は
遅延データレジスタ６に入力されると同時に、出
力保持レジスタ１１に入る。係数の値は記憶装置
７から読み出され、係数保持レジスタ８で保持さ
れた後、乗算器９に遅延データレジスタ６の出力
とともに入力され、係数と遅延されたデータの乗
算結果はレジスタ１０で保持される。
この回路の動作を第４図のタイミングチヤート
に従つて説明する。今、デイジタル・フイルタの
入力として、a0、a1、a2、a3、…という係列を考
え、第２図における１つ遅延回路を通つた後の値
と掛け合わせる係数をd0、d1…、同じく２つ遅延
回路を通つた後の値と掛け合わせる係数をβ0、β1
…とする。含、このデイジタル・フイルタに入力
が入力される前は入力レジスタ１以外のレジスタ
は全て０にリセツトされているとする。デイジタ
ル・フイルタの入力は入力レジスタ１よりa0、
a1、a2、a3…のように与えられる。切換回路２の
出力はa0、a0、a1、a1、a2、a0β0＋a2…のように
入力レジスタ１のシフトする周期の1/2の周期で
入力レジスタ１の出力と加算結果保持レジスタ５
の出力が切り換えられており、全加算器３に入力
される。全加算器３のもう１つの入力は乗算結果
を保持する乗算結果保持レジスタ１０の出力で、
加算結果は切換回路２の切り換え周期と同じタイ
ミングでレジスタ４に保持され、レジスタ４の内
容は1/2周期遅れたタイミングで加算結果保持レ
ジスタ５にシフトされ、加算結果保持レジスタ５
の出力は０、a0、a0、a1、a0α0＋a1、a0β0＋a2…
のように変化する。その出力は入力レジスタ１の
データ出力周期と同じタイミングで遅延データレ
ジスタ６に転送される。係数は記憶装置７から切
換回路２の切り換え周期と同じタイミングで読み
出されて係数保持レジスタ８に保持される。遅延
データレジスタ６の出力と係数保持レジスタ８の
出力は乗算器９で乗算され、その結果は乗算結果
保持レジスタ１０に第４図に示すタイミングで保
持される。加算結果保持レジスタ５の出力は遅延
データレジスタ６にシフトされると同時に出力保
持レジスタ１１に転送される。この動作を繰り返
すことにより入力はフイルタ処理される。ところ
で(3)式と(6)式より ０｜2RcosW｜２｜Ｒ｜＜２ ……(7) ０＜｜−R2｜＝｜R2｜＜１ ……(8) がいえるので、デイジタル・フイルタの係数であ
る2RcosWは１以上２未満の数値をとる可能性が
ある。今この系では符号ビツトの次に小数点があ
り、次の位のビツトから数値であるものを考えて
いるが絶対値で１未満のものしか扱えない。１以
上２未満の値を表現するためには、例えば 01.010110 のように符号ビツト（この場合０なので正）の次
に１の位のビツトがあり、次の位のビツト以降が
小数点以下の数値となるものを考える必要があ
る。従つて第３図の構成のデイジタル・フイルタ
では1.0110100のようなデータと01.010110のよう
なデータの２つのタイプのデータを扱わなければ
ならない可能性がある。小数点位置の異なるタイ
プのデータを扱うことはそのための制御回路が大
幅に増加するので好ましくない。また、
01.010110のようなタイプのデータに統一するこ
とも考えられるが、それでは１未満のデータの有
効数字の桁数が１桁落ちてしまうので、これも好
ましくない。
に従つて説明する。今、デイジタル・フイルタの
入力として、a0、a1、a2、a3、…という係列を考
え、第２図における１つ遅延回路を通つた後の値
と掛け合わせる係数をd0、d1…、同じく２つ遅延
回路を通つた後の値と掛け合わせる係数をβ0、β1
…とする。含、このデイジタル・フイルタに入力
が入力される前は入力レジスタ１以外のレジスタ
は全て０にリセツトされているとする。デイジタ
ル・フイルタの入力は入力レジスタ１よりa0、
a1、a2、a3…のように与えられる。切換回路２の
出力はa0、a0、a1、a1、a2、a0β0＋a2…のように
入力レジスタ１のシフトする周期の1/2の周期で
入力レジスタ１の出力と加算結果保持レジスタ５
の出力が切り換えられており、全加算器３に入力
される。全加算器３のもう１つの入力は乗算結果
を保持する乗算結果保持レジスタ１０の出力で、
加算結果は切換回路２の切り換え周期と同じタイ
ミングでレジスタ４に保持され、レジスタ４の内
容は1/2周期遅れたタイミングで加算結果保持レ
ジスタ５にシフトされ、加算結果保持レジスタ５
の出力は０、a0、a0、a1、a0α0＋a1、a0β0＋a2…
のように変化する。その出力は入力レジスタ１の
データ出力周期と同じタイミングで遅延データレ
ジスタ６に転送される。係数は記憶装置７から切
換回路２の切り換え周期と同じタイミングで読み
出されて係数保持レジスタ８に保持される。遅延
データレジスタ６の出力と係数保持レジスタ８の
出力は乗算器９で乗算され、その結果は乗算結果
保持レジスタ１０に第４図に示すタイミングで保
持される。加算結果保持レジスタ５の出力は遅延
データレジスタ６にシフトされると同時に出力保
持レジスタ１１に転送される。この動作を繰り返
すことにより入力はフイルタ処理される。ところ
で(3)式と(6)式より ０｜2RcosW｜２｜Ｒ｜＜２ ……(7) ０＜｜−R2｜＝｜R2｜＜１ ……(8) がいえるので、デイジタル・フイルタの係数であ
る2RcosWは１以上２未満の数値をとる可能性が
ある。今この系では符号ビツトの次に小数点があ
り、次の位のビツトから数値であるものを考えて
いるが絶対値で１未満のものしか扱えない。１以
上２未満の値を表現するためには、例えば 01.010110 のように符号ビツト（この場合０なので正）の次
に１の位のビツトがあり、次の位のビツト以降が
小数点以下の数値となるものを考える必要があ
る。従つて第３図の構成のデイジタル・フイルタ
では1.0110100のようなデータと01.010110のよう
なデータの２つのタイプのデータを扱わなければ
ならない可能性がある。小数点位置の異なるタイ
プのデータを扱うことはそのための制御回路が大
幅に増加するので好ましくない。また、
01.010110のようなタイプのデータに統一するこ
とも考えられるが、それでは１未満のデータの有
効数字の桁数が１桁落ちてしまうので、これも好
ましくない。
本発明は以上のような欠点を解消するため、演
算処理において全て１未満のデータとして取り扱
うことが可能なデイジタル・フイルタを実現する
回路を提供するものである。
算処理において全て１未満のデータとして取り扱
うことが可能なデイジタル・フイルタを実現する
回路を提供するものである。
本発明は、加算器と、加算結果保持レジスタ
と、この加算結果保持レジスタの内容が遅延され
た遅延データを保持するレジスタと、係数を記憶
する記憶部と、前記遅延データと前記係数との積
を求める乗算器と、前記乗算器の出力を一方の入
力とし、前記加算結果保持レジスタの出力と入力
データとのいずれか一方のデータを他方の入力と
する加算器と、前記加算結果保持レジスタの出力
をフイルタ演算の結果データとして取り出すデイ
ジタル・フイルタにおいて、前記加算器の後段に
加算器の加算結果が所定値以上の桁上りをした場
合、その結果を補正する補正回路を接続し、前記
補正回路によつて補正された結果をｎ回加算する
加算制御回路を前記加算結果保持レジスタに付加
し、前記記憶部には前記係数の１／ｎの値を記憶
することを特徴とする。
と、この加算結果保持レジスタの内容が遅延され
た遅延データを保持するレジスタと、係数を記憶
する記憶部と、前記遅延データと前記係数との積
を求める乗算器と、前記乗算器の出力を一方の入
力とし、前記加算結果保持レジスタの出力と入力
データとのいずれか一方のデータを他方の入力と
する加算器と、前記加算結果保持レジスタの出力
をフイルタ演算の結果データとして取り出すデイ
ジタル・フイルタにおいて、前記加算器の後段に
加算器の加算結果が所定値以上の桁上りをした場
合、その結果を補正する補正回路を接続し、前記
補正回路によつて補正された結果をｎ回加算する
加算制御回路を前記加算結果保持レジスタに付加
し、前記記憶部には前記係数の１／ｎの値を記憶
することを特徴とする。
以下本発明の一実施例を第５図をもつて説明す
る。第５図で入力を与える入力レジスタ１２で、
その出力は切換回路１３に入り、レジスタ１７の
出力と切り換えられる。切換回路１３の出力は全
加算器１４で、係数と遅延データの積を保持する
レジスタ２３の出力と加算される。加算結果は加
算結果補正回路１５に入り補正される。この加算
結果補正回路は全加算器１４の２つの入力の絶対
値が各々１未満であつてもそれらの和の絶対値が
１以上になる場合、符号ビツトが反転してしまい
和の符号が逆になるというエラーを検出し、加数
及び被加数と同一の符号で絶対値が１未満の最大
の値に和の値を固定する機能をもつ。最大値は例
えば８ビツトデータの場合、01111111と10000000
である。この回路は一般に加数と被加数の和が桁
上がりする場合必要で、本実施例で使用される最
上位桁が符号ビツトでその次の位から小数点以下
の数値となるデータを扱う場合にのみ必要となる
特別な回路ではないこの回路により和の絶対値が
１未満になることが満足される。補正された和の
値はレジスタ１６に保持され、さらに加算結果保
持レジスタ１７にシフトされる。レジスタ１６と
加算結果保持レジスタ１７には加算回数制御回路
１８からの信号が入力される。この回路により絶
対値１以上２未満のデータを１未満のデータと同
一の形式のデータとして取り扱うことが可能とな
る。加算結果保持レジスタ１７の出力は切換回路
１３で切り換えられて全加算器１４に入るが、全
加算器１４のもう１つの入力である係数2RcosW
と遅延データとの積は絶対値１以上２未満となる
可能性があるが、記憶装置２０にRcosWをセツ
トし、遅延データとの積の絶対値が１未満となる
ようにする。この結果、全加算器１４の入力は２
つとも絶対値が１未満となるこのようにして、こ
のデイジタル・フイルタ内で扱うデータは全て絶
対値が１未満となることが保証される。ところ
で、係数RcosWと遅延データとの積を２回足す
ことにより係数2RcosWと遅延データとの積を足
したのと同一の結果を得ることができる。レジス
タ１６と加算結果保持レジスタ１７を制御して
RcosWと遅延データの積を２回加算するための
制御回路が加算回数制御回路１８である。加算結
果保持レジスタ１７の出力は遅延データレジスタ
１９に入力されると同時に出力保持レジスタ２４
に入力される。記憶装置２０から読み出された係
数は係数保持レジスタ２１で保持され、乗算器２
２で遅延データレジスタ１９の出力である遅延デ
ータと乗算され、積は乗算結果保持レジスタ２３
に保持され、全加算器１４の入力となる。
る。第５図で入力を与える入力レジスタ１２で、
その出力は切換回路１３に入り、レジスタ１７の
出力と切り換えられる。切換回路１３の出力は全
加算器１４で、係数と遅延データの積を保持する
レジスタ２３の出力と加算される。加算結果は加
算結果補正回路１５に入り補正される。この加算
結果補正回路は全加算器１４の２つの入力の絶対
値が各々１未満であつてもそれらの和の絶対値が
１以上になる場合、符号ビツトが反転してしまい
和の符号が逆になるというエラーを検出し、加数
及び被加数と同一の符号で絶対値が１未満の最大
の値に和の値を固定する機能をもつ。最大値は例
えば８ビツトデータの場合、01111111と10000000
である。この回路は一般に加数と被加数の和が桁
上がりする場合必要で、本実施例で使用される最
上位桁が符号ビツトでその次の位から小数点以下
の数値となるデータを扱う場合にのみ必要となる
特別な回路ではないこの回路により和の絶対値が
１未満になることが満足される。補正された和の
値はレジスタ１６に保持され、さらに加算結果保
持レジスタ１７にシフトされる。レジスタ１６と
加算結果保持レジスタ１７には加算回数制御回路
１８からの信号が入力される。この回路により絶
対値１以上２未満のデータを１未満のデータと同
一の形式のデータとして取り扱うことが可能とな
る。加算結果保持レジスタ１７の出力は切換回路
１３で切り換えられて全加算器１４に入るが、全
加算器１４のもう１つの入力である係数2RcosW
と遅延データとの積は絶対値１以上２未満となる
可能性があるが、記憶装置２０にRcosWをセツ
トし、遅延データとの積の絶対値が１未満となる
ようにする。この結果、全加算器１４の入力は２
つとも絶対値が１未満となるこのようにして、こ
のデイジタル・フイルタ内で扱うデータは全て絶
対値が１未満となることが保証される。ところ
で、係数RcosWと遅延データとの積を２回足す
ことにより係数2RcosWと遅延データとの積を足
したのと同一の結果を得ることができる。レジス
タ１６と加算結果保持レジスタ１７を制御して
RcosWと遅延データの積を２回加算するための
制御回路が加算回数制御回路１８である。加算結
果保持レジスタ１７の出力は遅延データレジスタ
１９に入力されると同時に出力保持レジスタ２４
に入力される。記憶装置２０から読み出された係
数は係数保持レジスタ２１で保持され、乗算器２
２で遅延データレジスタ１９の出力である遅延デ
ータと乗算され、積は乗算結果保持レジスタ２３
に保持され、全加算器１４の入力となる。
加算回数制御回路１８の構成例を第６図に示
す。信号２５，２６はシフトレジスタ３０〜３３
を駆動するクロツク信号で、切換回路制御信号２
７により切換回路３４はシフトレジスタ３１，３
３の出力を切り換える。切換回路３４の出力は５
−Ｒフリツプフロツプ２９のリセツト入力となり
セツト入力は信号２８である。Ｓ−Ｒフリツプフ
ロツプ２９の出力はクロツクパルス２５とAND
ゲート３５に入りその出力が加算回路制御信号と
なる。第７図に加算回数制御回路の動作を示す。
Ｓ−Ｒフリツプフロツプ２９はセツト信号２８で
セツトされ、その出力はクロツク信号２５，２６
に従つてシフトレジスタ３０からシフトレジスタ
３１へとシフトされる。切換回路３４は切換回路
制御信号２７によつてシフトレジスタ３１の出力
とシフトレジスタ３３の出力を切り換える。切換
回路制御信号２７がロー・レベルの時シフトレジ
スタ３１の出力が運ばれＳ−Ｒフリツプフロツプ
２９の出力とクロツクパルス２５のANDゲート
３５の出力が１回ハイになるとその直後にクロツ
ク信号２６でシフトレジスタ３１にシフトされた
信号によりＳ−Ｒフリツプフロツプ２９がリセツ
トされてしまうので、再びセツト信号２８によつ
てＳ−Ｒフリツプフロツプがセツトされるまで、
加算回数制御信号はハイにならない。切換回路制
御信号２７がハイレベルの時シフトレジスタ３３
の出力が選ばれる。セツト信号２８によつてセツ
トされたＳ−Ｒフリツプフロツプの出力はシフト
レジスタ３３までシフトされてＳ−Ｒフリツプフ
ロツプ２９のリセツト入力となるがその間に第６
図に示したように加算回数制御信号は２回ハイと
なる。このように切換回路制御信号２７がロー・
レベルの時、加算回数制御信号は１回ハイとな
り、切換回路制御信号２７がハイ・レベルの時加
算回数制御信号は２回ハイとなる。このような加
算回数制御信号は切換回路１３及びレジスタ１
６、加算結果保持レジスタ１７を制御し、２回目
の加算回数制御信号がハイの時は、加算結果保持
レジスタ１７の出力を切換回路１３を介して全加
算器１４の入力として、乗算結果保持レジスタ２
３の出力を再び加算することにより、乗算結果保
持レジスタ２３に保持された値の２倍の値を加算
することが可能となる。
す。信号２５，２６はシフトレジスタ３０〜３３
を駆動するクロツク信号で、切換回路制御信号２
７により切換回路３４はシフトレジスタ３１，３
３の出力を切り換える。切換回路３４の出力は５
−Ｒフリツプフロツプ２９のリセツト入力となり
セツト入力は信号２８である。Ｓ−Ｒフリツプフ
ロツプ２９の出力はクロツクパルス２５とAND
ゲート３５に入りその出力が加算回路制御信号と
なる。第７図に加算回数制御回路の動作を示す。
Ｓ−Ｒフリツプフロツプ２９はセツト信号２８で
セツトされ、その出力はクロツク信号２５，２６
に従つてシフトレジスタ３０からシフトレジスタ
３１へとシフトされる。切換回路３４は切換回路
制御信号２７によつてシフトレジスタ３１の出力
とシフトレジスタ３３の出力を切り換える。切換
回路制御信号２７がロー・レベルの時シフトレジ
スタ３１の出力が運ばれＳ−Ｒフリツプフロツプ
２９の出力とクロツクパルス２５のANDゲート
３５の出力が１回ハイになるとその直後にクロツ
ク信号２６でシフトレジスタ３１にシフトされた
信号によりＳ−Ｒフリツプフロツプ２９がリセツ
トされてしまうので、再びセツト信号２８によつ
てＳ−Ｒフリツプフロツプがセツトされるまで、
加算回数制御信号はハイにならない。切換回路制
御信号２７がハイレベルの時シフトレジスタ３３
の出力が選ばれる。セツト信号２８によつてセツ
トされたＳ−Ｒフリツプフロツプの出力はシフト
レジスタ３３までシフトされてＳ−Ｒフリツプフ
ロツプ２９のリセツト入力となるがその間に第６
図に示したように加算回数制御信号は２回ハイと
なる。このように切換回路制御信号２７がロー・
レベルの時、加算回数制御信号は１回ハイとな
り、切換回路制御信号２７がハイ・レベルの時加
算回数制御信号は２回ハイとなる。このような加
算回数制御信号は切換回路１３及びレジスタ１
６、加算結果保持レジスタ１７を制御し、２回目
の加算回数制御信号がハイの時は、加算結果保持
レジスタ１７の出力を切換回路１３を介して全加
算器１４の入力として、乗算結果保持レジスタ２
３の出力を再び加算することにより、乗算結果保
持レジスタ２３に保持された値の２倍の値を加算
することが可能となる。
第８図は本発明の他の実施例として、第２図の
デイジタル・フイルタを直列につないだ場合のブ
ロツク図を示している。入力レジスタ３６からバ
ス４１を介して切換回路３７に入力されて、バス
４９と切り換えられてデータ・シフト・レジスタ
３８に入力される。データ・シフト・レジスタ３
８の出力はバス４１を介して切換回路３７と乗算
４３に入力される。記憶装置５２から読み出され
たデイジタル・フイルタの係数はバス４９から切
換回路３９を通つて係数シフト・レジスタ４０に
入力され、係数シフト・レジスタ４０の出力はバ
ス４２を介して切換回路３９と乗算器４３の入力
となつている。第５図における遅延データ・レジ
スタ１９がデータ・シフト・レジスタ３８に、ま
た、係数保持レジスタ２３が係数シフトレジスタ
４０に置き替わつた構造を持つており、前記２つ
のシフト・レジスタの段数は直列につなぐデイジ
タル・フイルタの段数によつて決まる。データ・
シフト・レジスタ３８と係数シフト・レジスタ４
０から入力を得た乗算器４３の出力は乗算結果保
持レジスタ４４に保持され、その出力は全加算器
４５に加算結果保持レジスタ４８の出力とともに
入力される。全加算器４５の出力は加算結果補正
回路４６で補正され、レジスタ４７に保持され
る。レジスタ４７の出力は加算結果保持レジスタ
４８にシフトされるが加算結果保持レジスタ４８
は加算回数制御回路５０に制御されている。加算
結果保持レジスタ４８の出力はバス４９を介して
全加算器４５、出力保持レジスタ５１、切換回路
３７，３９に入力される。本発明によるデイジタ
ル・フイルタではデイジタルフイルタの係数を1/
２にして記憶装置に蓄積し、加算回数制御回路に
より、係数と遅延データの積を２回足すこととし
ているが、係数を１／ｍにして、加算回数制御回
路により、１／ｎの係数と遅延データの積をｎ回
足すような構成にすることも可能である。また、
本実施例ではデイジタル・フイルタ内で処理する
データの形を最上の桁が符号ビツトで、次の桁の
ビツトから小数点以下の２進小数として考えた
が、これは本発明に何ら制限を加えるものではな
い。
デイジタル・フイルタを直列につないだ場合のブ
ロツク図を示している。入力レジスタ３６からバ
ス４１を介して切換回路３７に入力されて、バス
４９と切り換えられてデータ・シフト・レジスタ
３８に入力される。データ・シフト・レジスタ３
８の出力はバス４１を介して切換回路３７と乗算
４３に入力される。記憶装置５２から読み出され
たデイジタル・フイルタの係数はバス４９から切
換回路３９を通つて係数シフト・レジスタ４０に
入力され、係数シフト・レジスタ４０の出力はバ
ス４２を介して切換回路３９と乗算器４３の入力
となつている。第５図における遅延データ・レジ
スタ１９がデータ・シフト・レジスタ３８に、ま
た、係数保持レジスタ２３が係数シフトレジスタ
４０に置き替わつた構造を持つており、前記２つ
のシフト・レジスタの段数は直列につなぐデイジ
タル・フイルタの段数によつて決まる。データ・
シフト・レジスタ３８と係数シフト・レジスタ４
０から入力を得た乗算器４３の出力は乗算結果保
持レジスタ４４に保持され、その出力は全加算器
４５に加算結果保持レジスタ４８の出力とともに
入力される。全加算器４５の出力は加算結果補正
回路４６で補正され、レジスタ４７に保持され
る。レジスタ４７の出力は加算結果保持レジスタ
４８にシフトされるが加算結果保持レジスタ４８
は加算回数制御回路５０に制御されている。加算
結果保持レジスタ４８の出力はバス４９を介して
全加算器４５、出力保持レジスタ５１、切換回路
３７，３９に入力される。本発明によるデイジタ
ル・フイルタではデイジタルフイルタの係数を1/
２にして記憶装置に蓄積し、加算回数制御回路に
より、係数と遅延データの積を２回足すこととし
ているが、係数を１／ｍにして、加算回数制御回
路により、１／ｎの係数と遅延データの積をｎ回
足すような構成にすることも可能である。また、
本実施例ではデイジタル・フイルタ内で処理する
データの形を最上の桁が符号ビツトで、次の桁の
ビツトから小数点以下の２進小数として考えた
が、これは本発明に何ら制限を加えるものではな
い。
以上述べたように本発明によれば加算の回数を
制御する回路を持つことにより、少ないハードウ
エアの増加で、単一のデータ形式のデータで処理
可能なデイジタル・フイルタが得られる。
制御する回路を持つことにより、少ないハードウ
エアの増加で、単一のデータ形式のデータで処理
可能なデイジタル・フイルタが得られる。
第１図は全極型デイジタル・フイルタの周波数
特性の一例を示す図、第２図はデイジタル・フイ
ルタのブロツク図、第３図はデイジタル・フイル
タを実現する回路のブロツク図、第４図はデイジ
タル・フイルタの動作を説明するタイミング・チ
ヤート、第５図は本発明の一実施例を示すブロツ
ク図、第６図は加算回数制御回路の一実施例、第
７図は加算回数制御回路の動作を説明するタイミ
ング・チヤートである。第８図は本発明の他の実
施例を示すブロツク図である。 １，１２，３６……入力レジスタ、２，１３，
３７，３９……切換回路、３，１４，４５……全
加算器、１５，４６……加算結果補正回路、４，
１６，４７……レジスタ、５，１７，４８……加
算結果保持レジスタ、１８，５０……加算回数制
御回路、６，１９……遅延データレジスタ、７，
２０，５２……記憶装置、８，２１……係数保持
レジスタ、９，２２，４３……乗算器、１０，２
３，４４……乗算結果保持レジスタ、１１，２
４，５１……出力保持レジスタ、２５，２６……
クロツク信号、２７……切換回路制御信号、２８
……セツト信号、２９……Ｓ−Ｒフリツプフロツ
プ、３０，３１，３２，３３……シフトレジス
タ、３４……切換回路、３５……ANDゲート、
３８……データ・シフト・レジスタ、４０……係
数シフト・レジスタ、４１，４２，４９……バ
ス。
特性の一例を示す図、第２図はデイジタル・フイ
ルタのブロツク図、第３図はデイジタル・フイル
タを実現する回路のブロツク図、第４図はデイジ
タル・フイルタの動作を説明するタイミング・チ
ヤート、第５図は本発明の一実施例を示すブロツ
ク図、第６図は加算回数制御回路の一実施例、第
７図は加算回数制御回路の動作を説明するタイミ
ング・チヤートである。第８図は本発明の他の実
施例を示すブロツク図である。 １，１２，３６……入力レジスタ、２，１３，
３７，３９……切換回路、３，１４，４５……全
加算器、１５，４６……加算結果補正回路、４，
１６，４７……レジスタ、５，１７，４８……加
算結果保持レジスタ、１８，５０……加算回数制
御回路、６，１９……遅延データレジスタ、７，
２０，５２……記憶装置、８，２１……係数保持
レジスタ、９，２２，４３……乗算器、１０，２
３，４４……乗算結果保持レジスタ、１１，２
４，５１……出力保持レジスタ、２５，２６……
クロツク信号、２７……切換回路制御信号、２８
……セツト信号、２９……Ｓ−Ｒフリツプフロツ
プ、３０，３１，３２，３３……シフトレジス
タ、３４……切換回路、３５……ANDゲート、
３８……データ・シフト・レジスタ、４０……係
数シフト・レジスタ、４１，４２，４９……バ
ス。
Claims (1)
- １ 加算器と、加算結果保持レジスタと、該加算
結果保持レジスタの内容が遅延された遅延データ
を保持するレジスタと、係数を記憶する記憶部
と、前記遅延データと前記係数との積を求める乗
算器と、前記乗算器の出力を一方の入力とし、前
記加算結果保持レジスタの出力と入力データとの
いずれか一方のデータを他方の入力とする加算器
と、前記加算結果保持レジスタの出力をフイルタ
演算の結果データとして取り出すデイジタル・フ
イルタにおいて、前記加算器の後段に該加算器の
加算結果が所定値以上の桁上りをした場合、その
結果を補正する補正回路を接続し、前記補正回路
によつて補正された結果をｎ回加算する加算制御
回路を前記加算結果保持レジスタに付加し、前記
記憶部には前記係数の１／ｎの値を記憶すること
を特徴とするデイジタル・フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170781A JPS5853218A (ja) | 1981-09-25 | 1981-09-25 | デイジタル・フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170781A JPS5853218A (ja) | 1981-09-25 | 1981-09-25 | デイジタル・フイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853218A JPS5853218A (ja) | 1983-03-29 |
| JPH0136727B2 true JPH0136727B2 (ja) | 1989-08-02 |
Family
ID=15524506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15170781A Granted JPS5853218A (ja) | 1981-09-25 | 1981-09-25 | デイジタル・フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853218A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016715A (ja) * | 1983-07-08 | 1985-01-28 | Nippon Telegr & Teleph Corp <Ntt> | トランスバ−サルフイルタ |
| JPH0666900B2 (ja) * | 1985-02-05 | 1994-08-24 | 日立電子株式会社 | 映像信号処理装置 |
| JP6390669B2 (ja) * | 2016-06-28 | 2018-09-19 | セイコーエプソン株式会社 | ロボット制御システム、ロボットシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698022A (en) * | 1980-01-07 | 1981-08-07 | Nec Corp | Difference coefficient digital filter |
-
1981
- 1981-09-25 JP JP15170781A patent/JPS5853218A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698022A (en) * | 1980-01-07 | 1981-08-07 | Nec Corp | Difference coefficient digital filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5853218A (ja) | 1983-03-29 |
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