KR950008680B1 - 샘플 데이타 톤 제어 시스템 - Google Patents

샘플 데이타 톤 제어 시스템

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KR950008680B1
KR950008680B1 KR1019870010518A KR870010518A KR950008680B1 KR 950008680 B1 KR950008680 B1 KR 950008680B1 KR 1019870010518 A KR1019870010518 A KR 1019870010518A KR 870010518 A KR870010518 A KR 870010518A KR 950008680 B1 KR950008680 B1 KR 950008680B1
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Abstract

내용 없음.

Description

샘플 데이타 톤 제어 시스템
제1 및 2도는 본 발명을 구체화하는 톤 제어 블럭선도.
제3도는 제2도에서 도시된 실시예를 기술하는데 유용한 파형 타이밍선도.
제4도는 제1 및 2도의 회로에 대한 전달 함수의 그래프.
* 도면의 주요부분에 대한 부호의 설명
26 : 웨이팅 회로 28 : 지연 소자
30 : 가산기 32 : 감산기
34 : 상향/하향 계수기 32 : ROM
본 발명은 샘플된 데이타 오디오 신호에서 사용하기 위한 트레블(treble) 제어 회로에 관한 것이다.
디지탈 샘플된 데이타 트레블 제어회로는 요시무쯔 히라따에 의해 1982년 9월자 와이어리스 월드의 77 내지 79페이지에서 기술되어져 있다. 이 트레블 제어 회로는 가변을 위한 임펄스 응답 필터, 배율기, 가변 무한 임펄스 응답 필터 및 제2배율기의 종속 접속을 포함한다. 두 필터 각각은 추가로 배율기 소자를 포함하여, 트레블 제어에서 필터 및 배율기의 종속 접속은 전체 4개의 배율기를 포함한다.
디지탈 배율기는 비교적 복잡하고 고가인 회로 소자이다. 아나로그 배율기는 온도 및 전력에 민감하여, 안정성을 보증하기 위해서는 상당한 보상 회로를 필요로 한다. 따라서, 디지탈 또는 아나로그 샘플된 데이타 트레블 제어회로에 있어서는 요구되는 배율기의 숫자를 최소화하는 것이 바람직하다.
본 발명은 트레블 부스트(boost) 및 트레블 커트(cut)를 제공하기 위해 배율기 회로를 포함하는 샘플된 데이타 톤 제어 시스템이다. 톤 제어는 입력 단자, 제1신호 합산 회로, 배율기 회로, 제2 신호 합산회로 및 시스템 출력단자의 종속 접속을 포함한다. 입력 신호는 제2합산 회로의 출력으로부터 나온 신호와 감산식으로 조합되어 필터된다. 필터된 차신호는 제1 및 제2 합산 회로의 입력 단자 각각에 결합된다.
본 발명은 디지탈 신호 및 디지탈 하드웨어에 관하여 기술되지만, 예를들어 기억 소자 및 공지의 합산 회로 및 배율기에서 전하 전달 지연 라인을 사용하는 아나로그 샘플된 데이타 시스템에도 적용 가능하다. 도면에서, 회로 소자를 상호접속하는 굵은 화살표는 다비트 병렬접속을 표시하며 좁은 화살표는 단일 도체를 표시한다. 제1도에서 도시된 회로는 보다 일반화된 톤 제어 실시예이며 제2도에서 도시된 회로는 직렬 비트 디지탈 수행이다. 상기 두 실시예는 방정식
H(Z)=[1+(Z-1) / (1+1/ A)K]/[1+(Z-1)/ (1+A)K] (1)
으로 표현된 전달 함수 H(Z)를 수행하며, 여기서 Z는 종래의 Z-변환 변수이며, A는 제어 변수이며 K는 스케일러 상수이다. 1과 동일한 A에 대하여, 전달 함수의 폴(pole) 및 제로는 일치하며 응답은 일정하다. 1과 동일한 A에 대해 폴 및 제로의 3dB점 fp·fo은 샘플 주파수 fs 및 스케일러 K로 결정되며,
fp·fo
Figure kpo00001
k fs/
Figure kpo00002
·k＜1 (2)
와 근사된다.
1이 아닌 A의 값에 대하여
fp
Figure kpo00003
fs(1+A)k / 2
Figure kpo00004
(3)
fo
Figure kpo00005
fs(1+A)k/2
Figure kpo00006
A (4)
A의 값이 증가할 때, 폴 주파수는 증가하며 제로 주파수는 감소되며, 또한 이의 역도 성립한다. 따라서, 톤 제어는 제어 변수 A를 조절함으로써 폴 및 제로 위치를 변화시켜 달성될 수 있다. 이것은 제4도에서 도시된 희망 응답 곡선이 산출되며, 여기서 응답 곡선에서 곡선 각각은 제어 변수 A로 결정된다. 트레블 부스트 및 커트는 1보더 크거나 작은 A로 얻어진다.
고주파수에서, 주파수 응답 H(f)은
H(f)=(1+A)/ (1+1/A)=A·K/T＜f＜1/T (5)
로 수렴되며 여기서 T는 샘플 레이트의 주기이다.
제1도를 참조하면, 레이트 fs(예를 들어 44KHz)에서 발생되는 오디오 샘플은 버스(10)에 인가되어 가산기(20)의 한 입력 포트 및 감산기(32)의 피감수 입력 포트에 결합된다. 가산기(20)에 의해 발생된 출력 합은 배율기(22)의 신호 입력 포트에 결합된다. 버스(23)상에 이득 제어 신호는 배율기(22)의 이득 제어 입력 포트에 결합된다. 합의 A배의 적이 가산기(24)의 한 입력 포트에 결합되며, 이 가산기(24)는 버스(25)에 의해 톤 제어 시스템에 출력 신호를 공급한다.
가산기(24)로부터의 출력 신호는 감산기(32)의 감수에 결합되며 이 감산기(32)는 현 입력과 출력 신호 간의 차에 상응하는 샘플을 발생시킨다. 차 샘플은 가산기(30) 및 한 샘플 주기 지연 소자(28)의 직렬 접속을 포함하는 순환식 필터에 결합되며, 소자(28)의 출력은 가산기(30)의 제2입력에 결합된다. 필터는
Figure kpo00007
로 주어진 전달 함수 F(Z)에 따라 차를 적분한다. 지연 소자(28)의 출력은 필터된 차를 일정 계수 K로 웨이트 또는 스케일하는 웨이팅 회로(26)에 결합된다. 웨이팅 회로(26)는 종래의 시프트 및 가산 배율기일 수 있다. 교체나, 만일 계수 K가 2-N값(N은 정수)을 갖도록 선택되면, 웨이팅 회로(26)는 필터된 차의 비트를 보다 작은 유효 비트 위치로 시프트하는 하드 와이어된 비트-시프터일 수 있다. 회로(26)로부터 나온 웨이트된 샘플은 가산기(20 및 24)의 제2입력 포트에 결합된다.
제1도의 시스템은 다음과 같이 방정식(1)의 전달 함수를 발생하도록 도시될 수 있다. 입력 및 출력 샘플을 X 및 Y 각각으로 표시하자. 감산기(32)의 출력은 (X-Y)이다. 지연 소자(28)의 출력은 (X-Y)/(Z-1)이다. 이 값은 계수 K로 웨이트되며 합 X+K(X-Y)/(Z-1)을 발생시키는 가산기(20)에 결합된다. 가산기(20)의 출력은 배율기(22)에서 A로 배율되며
Y=(X+K(X-Y)/ (Z-1)A+K(K-Y)/ (Z-1) (7)
또는
Y=AX+(1+A)K(X-Y)/ (Z-1) (8)
로 주어진 출력 Y를 발생시키는 가산기(24)에 결합된다. 항을 정리하여 Y/X에 대하여 풀면 방정식(1)과 동일한
Y/X=H(Z)=[1+(Z-1)/ (1+1/A)K]/ [1+(Z-1)/ (1+A)K (9)
가 된다.
평탄하게 증가 및 감소하는 신호 부스트 또는 커트를 발생하기 위해 상향/하향 계수기 및 조사표(ROM)를 사용하여 제어값 A 또는 제어값 A에 상응하는 제어 신호를 발생할 수 있다. 제1도에 있어서, 샘플 레이트 클럭 Fs는 분할기(44)에서 예를들어, 3Hz의 주파수로 하향 분할된다. 이 신호는 스위치(42 및 40) 각각의 단락에 응답하여 선택적으로 인에이블되는 AND 게이트(36 및 38)에 결합된다. 인에이블 될때, AND 게이트(36 및 38)는 상향/하향 계수기의 상태를 조절하기 위해 클럭 신호를 하향-클럭 입력 D 또는 상향-클럭 입력 U에 결합시켜 출력값을 증가 또는 감소시킨다. 계수기(34)의 출력은 어드레스 입력값 각각에 대해 소정의 값을 제공하도록 프로그램되어진 ROM(35)의 어드레스 입력 포트에 결합된다. 이들 값은 제어값 A에 선형 또는 대수 스텝을 제공하도록 선택될 수 있다.
시스템 회로 소자의 고유적인 처리 지연 및 샘플 레이트에 의해서, 시스템내에 보상용 지연 소자를 포함하는 것이 필요하다. 회로 설계 기술에 숙련된 사람에게는 이러한 지연이 필요로 될 수 있으며 이들을 포함할 수 있다는 것을 쉽사리 인식할 것이다.
제2도의 직렬 비트 실시예는 처음에 발생하는 연속 샘플의 최하위 비트 LSB 및 나중에 발생하는 부호 비트를 갖는 2의 보수 2진 샘플을 처리하도록 배열된다. 실시예에서 샘플은 20-비트 길이로 추정된다. 시스템은 XND로 표시된 제어 신호를 응답하는 출력단을 포함하는 부호 연장 시프트 레지스터 SXSR를 포함하여, XND 신호의 천이 바로전에 발생하는 레지스터에 의해 비트 출력을 복사한다. 제3도에서 도시된 XND는 샘플 주기 종료까지의 발생으로 각 샘플의 부호 비트를 포착하여 복사하도록 타임된다. 부호 연장 기능은 종래의 직렬 비트 시프트 레지스터와 직렬 접속된 투명 랫치(예를들어, SN74LS373)로 수행될 수 있다.
제2도는 설명을 목적으로, 텍사스주 달라스에 소재하는 텍사스 인스트루먼트 인코포레이티드 제품인 74LS384 직렬/병렬 배율기로 구성될 수 있는 배율기(58)를 포함한다. 이것은 (M×8)비트 배율기이며 여기서 M은 직렬 배율기 비트의 수이며 숫자 8은 8개의 병렬 피승수 비트에 상당한다. 출력은 (M+8)비트 너비이다.
제2도에서 도시된 실시예의 회로에 있어서, 병렬 입력 포트에 인가된 8비트 제어 변수는 제4와 제5비트 위치간에서 2진점을 갖는 것으로 가정을 하여 제어 변수는 1/16 내지 5의 범위를 갖는다. 이것은 약 ±24dB의 부스트 및 커트 범위를 제공한다. 2진점이 피승수의 제4 및 제5비트간에 위치되므로 배율기에 의해 제공된 적은(배율기에서, 1비트 처리 지연으로 가정하는) 25의 비로 유효하게 증대된다. 이러한 비를 보상하기 위하여 5비트 주기의 유효 지연은 배율기에 기인된다.
또한, 회로는 각각 한 샘플 비트 주기의 고유 처리 지연을 갖는 것으로 추정되는 가산기 및 감산기를 포함한다.
마지막으로, 제2도의 실시예는 차 샘플을 계수 k로 웨이팅하는 명백한 웨이팅 소자를 포함하지 않는다. 그러나, 직렬 비트 샘플은 샘플 비트를 보다 크거나 보다 작은 유효의 위치로 유효하게 리프트하는 비트 지연의 정수로 직렬 비트 샘플을 지연 또는 진전시킴으로써 2N비로 웨이트될 수 있다. 계수 K의 웨이팅은 제2도의 시스템의 방법으로 달성된다.
제2 및 3도를 참조하면, 처리되어지는 샘플은 제3도에서 도시된 Fs로 표시된 신호로 한정된 샘플 레이트 및 시스템 클럭 øs로 한정된 샘플 비트 레이트로 단자(50)에 인가된다. 20-비트 샘플은 øs 레이트 클럭의 20펄스의 버스트(burst)를 포장하는 클럭(20)에 응답하는 SXSR(52)에로 로드된다. 샘플 주기의 시작시에, SXSR에 현재 기억된 샘플은 레지스터 외부에서 클럭되어 가산기(74) 및 샘플을 4개 비트 주기만큼 지연하는 보상용 지연 레지스터(54)에 결합된다. 지연 레지스터(54)의 출력은 가산기(56)의 한 입력 단자에 결합된다(제1도의 지연 소자(28)에 상응하는), SXSR(68)의 출력은 가산기(56)의 제2입력 단자에 결합된다. 지연 레지스터(54)의 부과 때문에, SXSR(68)로부터 나온 샘플은 SXSR(52)로부터 나온 샘플보다 4-비트 주기를 앞서 가산기(56)에 도달한다. 이것은 SXSR(68)로부터 나온 샘플을 SXSR(52)로부터 나온 샘플에 관계하는 2-4또는 1/16로 스케일링하여 SXSR(68)로부터 나온 샘플을 계수 K로 웨이팅하는 것에 상응한다.
가산기(56)로부터 나온 샘플합은 이들 샘플을 제어 변수 A로 배율시키는 직렬/병렬 배율기(58)의 직렬 입력 단자에 결합된다. 배율기(58)에 의해 발생된 적은 가산기(60)에 결합되며, 이 가산기(60)의 출력은 상기 적을 7샘플 비트 주기만큼 지연시키는 보상용 지연 레지스터(62)에 결합된다.
지연 레지스터(62)의 출력은 감산기(70)의 감수 입력 단자에 결합된다. 감산기(70)의 피감수 입력은 17샘플 비트 주기의 지연을 제공하는 보상용 지연 레지스터(72)를 통해 가산기(74)의 출력에 결합된다. 레지스터(72)는 SXSR(52)로부터 감산기(70)의 입력 단자 각각으로 신호 경로(소자(74, 72) 및 소자(54, 56, 58, 60, 62))에서의 지연을 동일화하여 감산기(70)에 인가된 감수 및 피감수의 2진점이 정렬된다.
감산기(70)의 출력은 감산기(70)에 의해 공급된 차에 1 샘플 주기의 지연을 제공하는 SXSR(68)의 입력에 결합된다. SXSR(68)의 출력은 가산기(74)의 제2입력에 결합된다. 만일 SXSR(52) 및 지연 레지스터(62)로부터 나온 출력 샘플이 X 및 Y 각각으로 표시되면, SXSR(68)의 출력은 비록 제2도의 가산기(74) 및 감산기(70)가 제1도에서 대응하는 가산기(30) 및 감산기(32)로 약간 재배열되더라도 제1도의 지연 소자(28)의 출력과 동일하다.
SXSR(68)의 출력은 6샘플 비트 주기의 지연을 제공하는 보상용 지연 레지스터(66)를 통해 가산기(60)의 제2입력 단자에 결합된다.
레지스터(66)에 의해 제공된 지연은 가산기(56)의 입력 단자와 가산기(60)의 입력 단자(소자 56 및 58)간의 유효 지연과 동일하게 되어 SXSR(68)로부터 가산기(56 및 60)에 인가된 샘플은 동일비로 스케일된다. 레지스터(66)에 할당된 지연과 등가인 전체 6샘플 비트 주기에 대하여 가산기(56)는 한 샘플 비트 주기의 지연을 제공하며 배율기(58)는 5샘플 비트 주기의 유효 지연을 제공한다. 4 및 6샘플 비트 주기의 지연을 제공하는 레지스터(54 및 66)를 갖는 제2도의 시스템은 1/16과 등가인 웨이팅 계수 K에 대해 제1도의 시스템과 등가인 직렬 비트이다.
타이밍에 대하여 출력 샘플을 적당하게 또는 정당화하도록, 지연 레지스터(62)로부터의 샘플은 21단을 포함하는 SXSR(64)에 인가된다. SXSR(64)은 클럭 øs의 39펄스의 버스트를 갖는 클럭(39)(제3도)로 클럭된다. 샘플 주기의 종료시에, SXSR(52)에서 처리된 샘플은 SXSR(64)의 20LSB 위치에 로드되어져야만 한다. SXSR(52)의 MSB의 처리 지연을 계수함에 있어서, 전체 39비트 주기에 대하여 SXSR(52)에서 20비트 지연, 레지스터(54)에서 4비트 지연, 가산기(56)에서 1비트 지연, 배율기(58)에서 5비트 지연, 가산기(60)에서 1비트 지연, 레지스터(62)에서 7비트 지연 및 SXSR(64)에서 1비트 지연이 존재한다. 따라서, SXSR(64)은 전체 39비트 주기동안 클럭되어져야 한다. 가산기(60)로부터 처리된 샘플은 사실상 29비트 너비일 수 있으나, 그러나, LSB는 부호 연장 레지스터인 (64)에 의해 SXSR(64)의 종단에서 본질적으로 덤프 오프된다는 것에 주목된다.
SXSR(68)은 SXSR(64)이 39펄스로 클럭된다는 동일한 이유로서 39펄스(클럭 39)의 버스트로 클럭된다. 클럭(20) 및 클럭(39)의 타이밍 관계를 제3도에서 도시하고 있다.

Claims (10)

  1. 입력 샘플을 인가하는 시스템 입력 단자(10) 및 출력 샘플이 유용한 출력 단자(25), 제어 변수 A를 인가하는 수단(23, 34, 35, 36, 38, 40, 42, 44)을 구비하는 샘플 데이타 톤 제어 시스템에 있어서, 상기 시스템 입력 단자(10) 및 상기 출력 단자(25)에 결합되어, 상기 입력 및 출력 샘플을 감산식으로 조합하고 조합된 샘플을 적분하여 궤환 샘플을 발생하는 수단(26, 28, 30, 32) 및 상기 시스템 입력 단자(10), 궤환 샘플을 공급하는 상기 수단(26,28, 30, 32) 및 제어 변수 A를 인가하는 상기 수단(23, 24, 35, 36, 38, 40, 42, 44)에 결합되어, 상기 입력 샘플 및 상기 궤환 샘플을 A:1+A의 비로 조합하여 상기 출력 샘플을 발생시키는 수단(20, 22, 24)을 구비하는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 상기 조합 수단(20, 22, 24, 26)은 제1신호 합산수단(20), 배율기 소자(22) 및 상기 입력과 출력 단자간에 결합된 제2신호 합산수단(24)을 나열된 순서의 종속 접속을 포함하며, 상기 배율기 소자는 톤 제어 신호를 인가하는 제어 입력 단자를 포함하며, 궤환 신호를 발생하는 상기 수단(26, 28, 30, 32)은 상기 입력(10)과 출력(25)간에 결합되어 신호차를 발생하는 감산 신호 조합수단(32) 및 상기 감산 신호 조합수단에 결합된 입력 및 상기 제1 및 제2신호 합산수단에 결합된 출력을 갖는 필터수단(28, 30)을 포함하는 것을 특징으로 하는 시스템.
  3. 제2항에 있어서, 상기 필터수단은 무한 임펄스 응답형 필터인 것을 특징으로 하는 시스템.
  4. 제2항에 있어서, 상기 필터수단은, 상기 감산 신호 조합수단에 결합된 제1입력 단자를 가지며, 제2입력 단자 및 출력 단자를 갖는 다른 합산수단(30), 상기 다른 합산수단의 출력인 제2입력 단자 각각에 결합된 입력 및 출력 단자를 갖는 지연 소자(28)를 구비하는 것을 특징으로 하는 시스템.
  5. 제4항에 있어서, 상기 필터수단은 또한 상기 지연 소자로부터 발생된 신호를 웨이팅하는 수단(26)을 구비하는 것을 특징으로 하는 시스템.
  6. 제5항에 있어서, 상기 시스템은 디지탈 신호 샘플을 처리하여 상기 웨이팅 수단(26)은 디지탈 신호 샘플의 비트 유효를 변화시키는 수단을 구비하는 것을 특징으로 하는 시스템.
  7. 제1항에 있어서, 상기 궤환 신호 발생용 수단(26, 28, 30, 32)은 상기 시스템 입력(10) 및 시스템 출력(25)에 결합되어 상기 입력 및 출력 신호를 감산식으로 조합하는 수단(32) 및 전달 함수 1/(Z-1)(여기서 Z는 종래의 Z-변환 변수)에 따라 조합된 신호를 처리하여 궤환 신호를 발생하는 수단(28, 30)을 포함하는 것을 특징으로 하는 시스템.
  8. 제7항에 있어서, 상기 궤환 신호 발생용 수단은 전달 함수로 처리된 신호를 정수로 웨이팅하는 수단(26)을 포함하는 것을 특징으로 하는 시스템.
  9. 제7항에 있어서, 상기 궤환 신호 발생용 수단은 출력 단자를 가지며, 상기 시스템 입력 및 시스템 출력 단자에 각각 결합된 피감수 및 감수 입력 단자를 갖는 감산기(32) ; 입력 및 출력 단자를 갖는 한 샘플 주기 지연 소자(28), 감산기의 출력 단자 및 지연 소자 각각에 결합된 제1 및 제2 입력 단자를 가지며, 상기 지연 소자의 입력 단자에 결합된 출력 단자를 갖는 가산기(30)를 포함하는 것을 특징으로 하는 시스템.
  10. 제9항에 있어서, 상기 궤환 신호 발생용 수단은 또한 상기 지연 소자의 출력에서 발생된 상기 신호를 웨이팅하는 수단(26)을 구비하며, 상기 웨이팅 수단은 디지탈 신호 샘플의 비트 유효를 변경시키는 수단을 구비하는 것을 특징으로 하는 시스템.
KR1019870010518A 1986-09-23 1987-09-23 샘플 데이타 톤 제어 시스템 KR950008680B1 (ko)

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US86-911156 1986-09-23
US06/911,156 US4783756A (en) 1986-09-24 1986-09-24 Sampled data tone control system
US911156 1986-09-24

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KR880004463A KR880004463A (ko) 1988-06-07
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