JP3141523B2 - 有限インパルス応答フィルタ装置 - Google Patents
有限インパルス応答フィルタ装置Info
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- JP3141523B2 JP3141523B2 JP04137699A JP13769992A JP3141523B2 JP 3141523 B2 JP3141523 B2 JP 3141523B2 JP 04137699 A JP04137699 A JP 04137699A JP 13769992 A JP13769992 A JP 13769992A JP 3141523 B2 JP3141523 B2 JP 3141523B2
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Description
【０００１】
【産業上の利用分野】この発明は、有限インパルス応答
フィルタ装置に関し、詳しくは簡単な構成で大規模ステ
ップの有限インパルス応答フィルタを実現する技術に関
する。
フィルタ装置に関し、詳しくは簡単な構成で大規模ステ
ップの有限インパルス応答フィルタを実現する技術に関
する。
【０００２】
【従来技術】従来より、楽音波形の合成方式として、遅
延回路やフィルタなどを閉ループ状に接続してループ回
路を構成し、励起信号（ディジタル信号）をこのループ
回路に注入してループ回路を循環させ、適当な位置から
出力楽音信号を取出す技術が知られている。
延回路やフィルタなどを閉ループ状に接続してループ回
路を構成し、励起信号（ディジタル信号）をこのループ
回路に注入してループ回路を循環させ、適当な位置から
出力楽音信号を取出す技術が知られている。
【０００３】図１は、従来より知られている楽音合成装
置のブロック構成を示す。この楽音合成装置は、駆動波
形発生部１、加算器２、遅延回路３、ローパスフィルタ
（以下、「ＬＰＦ」と呼ぶ）４、および乗算器５を備え
ている。加算器２、遅延回路３、ローパスフィルタ（以
下、「ＬＰＦ」と呼ぶ）４、および乗算器５により、ル
ープ回路が構成される。これらの構成要素はすべてディ
ジタル回路より構成されている。
置のブロック構成を示す。この楽音合成装置は、駆動波
形発生部１、加算器２、遅延回路３、ローパスフィルタ
（以下、「ＬＰＦ」と呼ぶ）４、および乗算器５を備え
ている。加算器２、遅延回路３、ローパスフィルタ（以
下、「ＬＰＦ」と呼ぶ）４、および乗算器５により、ル
ープ回路が構成される。これらの構成要素はすべてディ
ジタル回路より構成されている。
【０００４】駆動波形発生部１は、所定の入力信号（例
えば、発生する楽音の音色を規定する音色制御信号や音
高を規定するキーコードなど）を受け、それに応じて励
起信号（駆動波形）を発生し、加算器２に向けて出力す
る。この駆動波形は、所定クロックの各サンプル点にお
ける振幅値を表したディジタルデータの並びであり、例
えば１周期分の波形であってよいし、ホワイトノイズの
ような周期性のない長い波形であってもよい。加算器２
に入力した駆動波形は、乗算器５からの出力と加算さ
れ、加算結果は遅延回路３に入力する。
えば、発生する楽音の音色を規定する音色制御信号や音
高を規定するキーコードなど）を受け、それに応じて励
起信号（駆動波形）を発生し、加算器２に向けて出力す
る。この駆動波形は、所定クロックの各サンプル点にお
ける振幅値を表したディジタルデータの並びであり、例
えば１周期分の波形であってよいし、ホワイトノイズの
ような周期性のない長い波形であってもよい。加算器２
に入力した駆動波形は、乗算器５からの出力と加算さ
れ、加算結果は遅延回路３に入力する。
【０００５】遅延回路３は、加算器２から入力した楽音
信号を所定の遅延時間だけ遅延し、ＬＰＦ４に出力す
る。遅延回路３の遅延時間により合成される楽音の音高
が定められる。逆にいえば、合成したい楽音の音高に応
じたパラメータにより遅延回路３の遅延時間を制御でき
るようになっており、これにより所望の音高の楽音信号
を合成することができる。より詳しく説明すると、後述
のＬＰＦ４による遅延時間と遅延回路３の遅延時間の合
計すなわちル−プ回路一周の遅延時間が音高周波数の逆
数となるよう遅延回路３の遅延時間が定められる。
信号を所定の遅延時間だけ遅延し、ＬＰＦ４に出力す
る。遅延回路３の遅延時間により合成される楽音の音高
が定められる。逆にいえば、合成したい楽音の音高に応
じたパラメータにより遅延回路３の遅延時間を制御でき
るようになっており、これにより所望の音高の楽音信号
を合成することができる。より詳しく説明すると、後述
のＬＰＦ４による遅延時間と遅延回路３の遅延時間の合
計すなわちル−プ回路一周の遅延時間が音高周波数の逆
数となるよう遅延回路３の遅延時間が定められる。
【０００６】ＬＰＦ４は、所定のカットオフ周波数より
大きい周波数成分をカットし、そのカットオフ周波数以
下の成分を通すローパス特性を有するフィルタである。
そのカットオフ周波数は所定のパラメータにより制御で
きるようになっている。ＬＰＦ４の出力は、乗算器５で
所定の定数と乗算され、加算器２に入力する。
大きい周波数成分をカットし、そのカットオフ周波数以
下の成分を通すローパス特性を有するフィルタである。
そのカットオフ周波数は所定のパラメータにより制御で
きるようになっている。ＬＰＦ４の出力は、乗算器５で
所定の定数と乗算され、加算器２に入力する。
【０００７】以上のようにして、駆動波形がループ回路
を循環し、楽音信号が合成される。出力は、ループ回路
のどこから取ってもよいが、この図では加算器２の出力
位置から合成された楽音信号を出力している。
を循環し、楽音信号が合成される。出力は、ループ回路
のどこから取ってもよいが、この図では加算器２の出力
位置から合成された楽音信号を出力している。
【０００８】ところで、このようなループ回路を有する
いわゆる遅延フィードバック型音源のループ回路内に挿
入されるＬＰＦ４としては、カットオフ周波数によらず
その遅延時間が常に一定のものが望ましい。なぜなら、
ループ回路を循環する楽音波形の音高は遅延回路３の遅
延時間に応じて定められるようになっているので、ルー
プ回路内に挿入されているＬＰＦ４による遅延時間が変
動してしまうと音高が所望の通りにならないからであ
る。例えば、ＬＰＦ４として一次のＩＩＲ型のＬＰＦを
用いた場合、カットオフ周波数を変化させるとフィルタ
による遅延時間が変化してしまい、音高が所望の通りと
ならないという問題がある。
いわゆる遅延フィードバック型音源のループ回路内に挿
入されるＬＰＦ４としては、カットオフ周波数によらず
その遅延時間が常に一定のものが望ましい。なぜなら、
ループ回路を循環する楽音波形の音高は遅延回路３の遅
延時間に応じて定められるようになっているので、ルー
プ回路内に挿入されているＬＰＦ４による遅延時間が変
動してしまうと音高が所望の通りにならないからであ
る。例えば、ＬＰＦ４として一次のＩＩＲ型のＬＰＦを
用いた場合、カットオフ周波数を変化させるとフィルタ
による遅延時間が変化してしまい、音高が所望の通りと
ならないという問題がある。
【０００９】これに対し、係数を対称化させたＦＩＲ型
のＬＰＦを用いれば、カットオフ周波数を変化させても
フィルタの遅延時間を一定とすることができる。例え
ば、特開平２−３０４４９１号公報には、ＦＩＲ型のＬ
ＰＦを用いた楽音合成装置が開示されている。なお、Ｉ
ＩＲ型のフィルタとは、Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ（無限インパルス応答）フィル
タの略称であり、インパルス応答の継続時間が無限とな
るディジタルフィルタをいう。ＦＩＲ型のフィルタと
は、Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ
（有限インパルス応答）フィルタの略称であり、インパ
ルス応答の継続時間が有限となるディジタルフィルタを
いう。
のＬＰＦを用いれば、カットオフ周波数を変化させても
フィルタの遅延時間を一定とすることができる。例え
ば、特開平２−３０４４９１号公報には、ＦＩＲ型のＬ
ＰＦを用いた楽音合成装置が開示されている。なお、Ｉ
ＩＲ型のフィルタとは、Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ（無限インパルス応答）フィル
タの略称であり、インパルス応答の継続時間が無限とな
るディジタルフィルタをいう。ＦＩＲ型のフィルタと
は、Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ
（有限インパルス応答）フィルタの略称であり、インパ
ルス応答の継続時間が有限となるディジタルフィルタを
いう。
【００１０】図６は、従来より用いられているＦＩＲ型
のＬＰＦの例を示す。この図において、６０は遅延回路
を示す。遅延回路６０は、６つのレジスタ６１〜６６か
らなる。入力データはまず第１段のレジスタ６１に記憶
され、所定のクロック信号に応じて順次、レジスタ６２
→レジスタ６３→……→レジスタ６６のようにシフトさ
れていく。乗算器７１〜７７は、遅延回路６０の各段か
ら取出した出力に所定の係数を乗算する。乗算器７１，
７７の係数はｄ、乗算器７２，７６の係数はｃ、乗算器
７３，７５の係数はｂ、乗算器７４の係数はａである。
すなわち、乗算器の係数は遅延回路の中央位置に対して
左右対称になっている。このように係数を左右対称に保
ったまま各係数を変化させてフィルタのカットオフ周波
数を変えても、遅延時間を一定とすることができる。
のＬＰＦの例を示す。この図において、６０は遅延回路
を示す。遅延回路６０は、６つのレジスタ６１〜６６か
らなる。入力データはまず第１段のレジスタ６１に記憶
され、所定のクロック信号に応じて順次、レジスタ６２
→レジスタ６３→……→レジスタ６６のようにシフトさ
れていく。乗算器７１〜７７は、遅延回路６０の各段か
ら取出した出力に所定の係数を乗算する。乗算器７１，
７７の係数はｄ、乗算器７２，７６の係数はｃ、乗算器
７３，７５の係数はｂ、乗算器７４の係数はａである。
すなわち、乗算器の係数は遅延回路の中央位置に対して
左右対称になっている。このように係数を左右対称に保
ったまま各係数を変化させてフィルタのカットオフ周波
数を変えても、遅延時間を一定とすることができる。
【００１１】
【発明が解決しようとする課題】しかし、図６のような
従来のＦＩＲ型のフィルタにより、十分な低音域までカ
ットするためにはカットオフ周波数を低くする必要があ
るが、そのためには数多く（例えば、数百段）の段数を
有する遅延回路と各段に対応する乗算器とを設けなけれ
ばならない。したがって、フィルタの構成が大規模にな
ってしまうという問題があった。また、乗算の回数も非
常に増え、演算量が多いという問題があった。さらに、
カットオフ周波数を制御するためには、例えば数百個の
フィルタ係数を同時にコントロールしなければならない
ので、ソフトウエアの複雑化も引起こしていた。
従来のＦＩＲ型のフィルタにより、十分な低音域までカ
ットするためにはカットオフ周波数を低くする必要があ
るが、そのためには数多く（例えば、数百段）の段数を
有する遅延回路と各段に対応する乗算器とを設けなけれ
ばならない。したがって、フィルタの構成が大規模にな
ってしまうという問題があった。また、乗算の回数も非
常に増え、演算量が多いという問題があった。さらに、
カットオフ周波数を制御するためには、例えば数百個の
フィルタ係数を同時にコントロールしなければならない
ので、ソフトウエアの複雑化も引起こしていた。
【００１２】この発明は、上述の従来例における問題点
に鑑み、簡単な構成でかつ演算量をそれほど多くするこ
となくカットオフ周波数の低いＦＩＲフィルタを実現で
き、またカットオフ周波数の制御も簡単に行なうことの
できるＦＩＲフィルタ装置を提供することを目的とす
る。
に鑑み、簡単な構成でかつ演算量をそれほど多くするこ
となくカットオフ周波数の低いＦＩＲフィルタを実現で
き、またカットオフ周波数の制御も簡単に行なうことの
できるＦＩＲフィルタ装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】この目的を達成するた
め、この発明に係るＦＩＲフィルタ装置は、クロック信
号に応じて繰返し、入力信号をシフトしていく２Ｎ−１
段の段数を有する遅延手段と、クロック信号に応じて繰
返し累算を行なう第１の累算手段であって、入力信号と
累算結果を１段遅延して係数ａを乗算した結果とを加算
することにより累算を行なう第１の累算手段と、前記遅
延手段の中央位置であるＮ段目から取出した信号に係数
ａ Ｎ を乗算する第１の乗算手段と、前記第１の累算手段
の累算結果から前記第１の乗算手段の乗算結果を減算す
る第１の減算手段と、クロック信号に応じて繰返し累算
を行なう第２の累算手段であって、前記遅延手段の中央
位置であるＮ段目から取出した信号に係数ａ Ｎ を乗算し
た信号と累算結果を１段遅延して係数１／ａを乗算した
結果とを加算することにより累算を行なう第２の累算手
段と、前記遅延手段の最終段から取出した信号に係数１
／ａ Ｎ を乗算する第２の乗算手段と、前記第２の累算手
段の累算結果から前記第２の乗算手段の乗算結果を減算
する第２の減算手段と、前記第１の減算手段からの信号
と、前記遅延手段の中央位置から取出した信号と、前記
第２の減算手段からの信号とに基づいてフィルタ出力信
号を合成出力する合成手段とを備えたことを特徴とす
る。
め、この発明に係るＦＩＲフィルタ装置は、クロック信
号に応じて繰返し、入力信号をシフトしていく２Ｎ−１
段の段数を有する遅延手段と、クロック信号に応じて繰
返し累算を行なう第１の累算手段であって、入力信号と
累算結果を１段遅延して係数ａを乗算した結果とを加算
することにより累算を行なう第１の累算手段と、前記遅
延手段の中央位置であるＮ段目から取出した信号に係数
ａ Ｎ を乗算する第１の乗算手段と、前記第１の累算手段
の累算結果から前記第１の乗算手段の乗算結果を減算す
る第１の減算手段と、クロック信号に応じて繰返し累算
を行なう第２の累算手段であって、前記遅延手段の中央
位置であるＮ段目から取出した信号に係数ａ Ｎ を乗算し
た信号と累算結果を１段遅延して係数１／ａを乗算した
結果とを加算することにより累算を行なう第２の累算手
段と、前記遅延手段の最終段から取出した信号に係数１
／ａ Ｎ を乗算する第２の乗算手段と、前記第２の累算手
段の累算結果から前記第２の乗算手段の乗算結果を減算
する第２の減算手段と、前記第１の減算手段からの信号
と、前記遅延手段の中央位置から取出した信号と、前記
第２の減算手段からの信号とに基づいてフィルタ出力信
号を合成出力する合成手段とを備えたことを特徴とす
る。
【００１４】
【００１５】
【作用】累算手段により入力信号が繰返し累算され、一
方、入力信号は遅延手段で所定時間遅延された後に累算
手段の累算データから減じられる。減算の結果がフィル
タの出力となる。したがって、遅延手段の各段に保持さ
れている入力信号の累算値をフィルタ出力として出力で
き、これにより従前のＦＩＲフィルタとほぼ等価な作用
を実現できる。
方、入力信号は遅延手段で所定時間遅延された後に累算
手段の累算データから減じられる。減算の結果がフィル
タの出力となる。したがって、遅延手段の各段に保持さ
れている入力信号の累算値をフィルタ出力として出力で
き、これにより従前のＦＩＲフィルタとほぼ等価な作用
を実現できる。
【００１６】また、累算手段により入力信号が繰返し累
算され、一方、入力信号は遅延手段で遅延して累算デー
タから減じられる。そして、遅延手段の中央位置から取
出した信号と前記減算結果とに基づいてフィルタ出力信
号が合成出力される。
算され、一方、入力信号は遅延手段で遅延して累算デー
タから減じられる。そして、遅延手段の中央位置から取
出した信号と前記減算結果とに基づいてフィルタ出力信
号が合成出力される。
【００１７】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１８】図２は、この発明の一実施例に係るＦＩＲ
フィルタの回路図である。このＦＩＲフィルタ１０はＬ
ＰＦであり、例えば従来技術の欄で説明した図１のよう
な構成の楽音合成装置のＬＰＦ４として用いる。図２の
ＦＩＲフィルタ１０は、遅延回路１１、乗算器１２，１
３，１４，１５、遅延回路１６、および加算器１７，１
９を備えている。
フィルタの回路図である。このＦＩＲフィルタ１０はＬ
ＰＦであり、例えば従来技術の欄で説明した図１のよう
な構成の楽音合成装置のＬＰＦ４として用いる。図２の
ＦＩＲフィルタ１０は、遅延回路１１、乗算器１２，１
３，１４，１５、遅延回路１６、および加算器１７，１
９を備えている。
【００１９】図２において、ＦＩＲフィルタ１０への入
力データは遅延回路１１に入力する。遅延回路１１は２
Ｎ＋１段のシフトレジスタであり、第１段（図の一番
左）のレジスタに入力されたデータは所定のクロック信
号に応じて順次、第２段、第３段、…へと（図の右側に
向かって）シフトされていく。遅延回路１１の中央位置
（すなわち、第Ｎ＋１段目）には、タップが設けられて
おり、ここから取出されたデータは乗算器１２に入力す
る。遅延回路１１の最終段から出力されたデータは、乗
算器１５に入力する。乗算器１５は、入力したデータに
定数ｍ１を乗算し、乗算結果を加算器１７に向けて出力
する。
力データは遅延回路１１に入力する。遅延回路１１は２
Ｎ＋１段のシフトレジスタであり、第１段（図の一番
左）のレジスタに入力されたデータは所定のクロック信
号に応じて順次、第２段、第３段、…へと（図の右側に
向かって）シフトされていく。遅延回路１１の中央位置
（すなわち、第Ｎ＋１段目）には、タップが設けられて
おり、ここから取出されたデータは乗算器１２に入力す
る。遅延回路１１の最終段から出力されたデータは、乗
算器１５に入力する。乗算器１５は、入力したデータに
定数ｍ１を乗算し、乗算結果を加算器１７に向けて出力
する。
【００２０】また、ＦＩＲフィルタ１０への入力データ
は乗算器１４に入力する。乗算器１４は、入力データに
定数ｍ１を乗算し、乗算結果を加算器１７に向けて出力
する。加算器１７は、乗算器１４、乗算器１５および遅
延回路１６からの出力を入力し、乗算器１４からの出力
と遅延回路１６からの出力を加算するとともに乗算器１
５からの出力を減算する。加算器１７の演算結果は、遅
延回路１６および乗算器１３に入力する。
は乗算器１４に入力する。乗算器１４は、入力データに
定数ｍ１を乗算し、乗算結果を加算器１７に向けて出力
する。加算器１７は、乗算器１４、乗算器１５および遅
延回路１６からの出力を入力し、乗算器１４からの出力
と遅延回路１６からの出力を加算するとともに乗算器１
５からの出力を減算する。加算器１７の演算結果は、遅
延回路１６および乗算器１３に入力する。
【００２１】遅延回路１６は１段の遅延回路であり、加
算器１７からの入力データを１クロック分遅延した後、
加算器１７に向けて出力する。したがって、加算器１７
と遅延回路１６とは入力データを繰返し累算する累算器
１８を構成している。一方、加算器１７は、上述したよ
うに、累算した値から乗算器１５からの出力（遅延回路
１１の最終段から出力されたデータに定数ｍ１を乗算し
た値）を減算する。これにより、始めに乗算器１４を介
して入力し累算器１８で累算された値は、遅延回路１１
の遅延時間の後に累算データから完全に除かれることに
なる。したがって、加算器１７の出力である累算値は、
常に現在時点から遅延回路１１の遅延時間だけ遡った時
点までの間に入力したデータにそれぞれ係数ｍ１を乗算
して累算した値となる。
算器１７からの入力データを１クロック分遅延した後、
加算器１７に向けて出力する。したがって、加算器１７
と遅延回路１６とは入力データを繰返し累算する累算器
１８を構成している。一方、加算器１７は、上述したよ
うに、累算した値から乗算器１５からの出力（遅延回路
１１の最終段から出力されたデータに定数ｍ１を乗算し
た値）を減算する。これにより、始めに乗算器１４を介
して入力し累算器１８で累算された値は、遅延回路１１
の遅延時間の後に累算データから完全に除かれることに
なる。したがって、加算器１７の出力である累算値は、
常に現在時点から遅延回路１１の遅延時間だけ遡った時
点までの間に入力したデータにそれぞれ係数ｍ１を乗算
して累算した値となる。
【００２２】加算器１７の累算出力は乗算器１３に入力
し、係数１−ｃが乗算される。一方、遅延回路１１の中
央位置から取出したデータは乗算器１２に入力し、係数
ｃが乗算される。乗算器１２および乗算器１３からの出
力は、加算器１９で加算され、加算結果はフィルタ出力
として出力される。
し、係数１−ｃが乗算される。一方、遅延回路１１の中
央位置から取出したデータは乗算器１２に入力し、係数
ｃが乗算される。乗算器１２および乗算器１３からの出
力は、加算器１９で加算され、加算結果はフィルタ出力
として出力される。
【００２３】図２のフィルタ１０にインパルスが入力し
た場合の動作を説明する。ある時点で「１」が入力し、
過去および未来はずっと「０」が入力しているとする。
「１」が入力したとき、遅延回路１１の第１段に「１」
が記憶されるとともに、乗算器１４で係数ｍ１と乗算さ
れた値ｍ１が加算器１７に入力する。以後、フィルタ１
０への入力は「０」になり乗算器１５からの出力も
「０」であるから、加算器１７からは値ｍ１が継続して
出力される。
た場合の動作を説明する。ある時点で「１」が入力し、
過去および未来はずっと「０」が入力しているとする。
「１」が入力したとき、遅延回路１１の第１段に「１」
が記憶されるとともに、乗算器１４で係数ｍ１と乗算さ
れた値ｍ１が加算器１７に入力する。以後、フィルタ１
０への入力は「０」になり乗算器１５からの出力も
「０」であるから、加算器１７からは値ｍ１が継続して
出力される。
【００２４】遅延回路１１の遅延時間の後に、遅延回路
１１の最終段から「１」が乗算器１５に出力され、係数
ｍ１と乗算されて、値ｍ１が加算器１７に入力する。加
算器１７は保持している値ｍ１から乗算器１５から出力
された値ｍ１を減算する。したがって、加算器１７はこ
れ以降「０」を出力する。
１１の最終段から「１」が乗算器１５に出力され、係数
ｍ１と乗算されて、値ｍ１が加算器１７に入力する。加
算器１７は保持している値ｍ１から乗算器１５から出力
された値ｍ１を減算する。したがって、加算器１７はこ
れ以降「０」を出力する。
【００２５】結果として、フィルタ１０へ「１」が入力
してから遅延回路１１の遅延時間が経過するまでの間
は、値ｍ１（１−ｃ）が、乗算器１３から加算器１９に
入力することとなる。
してから遅延回路１１の遅延時間が経過するまでの間
は、値ｍ１（１−ｃ）が、乗算器１３から加算器１９に
入力することとなる。
【００２６】一方、乗算器１２は「１」が遅延回路１１
の中央位置に至ったときに、その「１」と係数ｃとの乗
算結果すなわち値ｃを出力し、その他の時点では「０」
を出力する。したがって、最終的には、フィルタへ
「１」が入力してから遅延回路１１の遅延時間が経過す
るまでの間、値ｍ１（１−ｃ）が加算器１９から出力さ
れるが、「１」が遅延回路１１の中央位置に至ったとき
のみ値ｃ＋ｍ１（１−ｃ）が出力されることとなる。
の中央位置に至ったときに、その「１」と係数ｃとの乗
算結果すなわち値ｃを出力し、その他の時点では「０」
を出力する。したがって、最終的には、フィルタへ
「１」が入力してから遅延回路１１の遅延時間が経過す
るまでの間、値ｍ１（１−ｃ）が加算器１９から出力さ
れるが、「１」が遅延回路１１の中央位置に至ったとき
のみ値ｃ＋ｍ１（１−ｃ）が出力されることとなる。
【００２７】以上の動作から、図２の回路は図７のよう
な回路と等価であることが分かる。図７の回路におい
て、８１は図２の遅延回路１１に相当する遅延回路であ
る。その遅延回路８１の各段には乗算器８２−１，８２
−２，…，８２−（２Ｎ＋１）がそれぞれ接続されてい
る。この２Ｎ＋１個の乗算器のうち中央位置の乗算器８
２−（Ｎ＋１）の係数はｃ＋ｍ１（１−ｃ）であり、そ
の他の乗算器の係数はｍ１（１−ｃ）である。すなわ
ち、乗算器８２−１，８２−２，…，８２−（２Ｎ＋
１）の係数は、図６に示した従来のＦＩＲフィルタと同
様に、左右対称になっている。乗算器８２−１，８２−
２，…，８２−（２Ｎ＋１）の出力は加算器８３で加算
され出力される。
な回路と等価であることが分かる。図７の回路におい
て、８１は図２の遅延回路１１に相当する遅延回路であ
る。その遅延回路８１の各段には乗算器８２−１，８２
−２，…，８２−（２Ｎ＋１）がそれぞれ接続されてい
る。この２Ｎ＋１個の乗算器のうち中央位置の乗算器８
２−（Ｎ＋１）の係数はｃ＋ｍ１（１−ｃ）であり、そ
の他の乗算器の係数はｍ１（１−ｃ）である。すなわ
ち、乗算器８２−１，８２−２，…，８２−（２Ｎ＋
１）の係数は、図６に示した従来のＦＩＲフィルタと同
様に、左右対称になっている。乗算器８２−１，８２−
２，…，８２−（２Ｎ＋１）の出力は加算器８３で加算
され出力される。
【００２８】この図７の等価回路は、図６に示した従来
のＦＩＲフィルタと同様に構成されており、乗算器の係
数も左右対称になっている。したがって、図２のＦＩＲ
フィルタ１０は従来のＦＩＲフィルタと等価とみなすこ
とができ、カットオフ周波数によらず遅延時間は一定と
することができる。
のＦＩＲフィルタと同様に構成されており、乗算器の係
数も左右対称になっている。したがって、図２のＦＩＲ
フィルタ１０は従来のＦＩＲフィルタと等価とみなすこ
とができ、カットオフ周波数によらず遅延時間は一定と
することができる。
【００２９】なお、図２の乗算器１４，１５の係数ｍ１
は、加算器１７における累算がオーバフローしないよう
に定めればよい。また、ＦＩＲフィルタ１０の乗算器の
係数（図７の乗算器８２−１，８２−２，…，８２−
（２Ｎ＋１）の係数に相当する）は全体の和が「１」と
なるのが望ましいので、係数ｍ１は累算回数（遅延回路
１１の段数２Ｎ＋１）の逆数とするのがよい。
は、加算器１７における累算がオーバフローしないよう
に定めればよい。また、ＦＩＲフィルタ１０の乗算器の
係数（図７の乗算器８２−１，８２−２，…，８２−
（２Ｎ＋１）の係数に相当する）は全体の和が「１」と
なるのが望ましいので、係数ｍ１は累算回数（遅延回路
１１の段数２Ｎ＋１）の逆数とするのがよい。
【００３０】図３は、図２のＦＩＲフィルタ１０の周波
数特性を示すグラフである。係数ｃが「１」のとき全帯
域通過となる。また、係数ｃが小さくなるに連れ高域の
減衰が増加する特性が得られている。すなわち、係数ｃ
のみを変更制御すればＦＩＲフィルタ１０の特性を変更
制御することができる。
数特性を示すグラフである。係数ｃが「１」のとき全帯
域通過となる。また、係数ｃが小さくなるに連れ高域の
減衰が増加する特性が得られている。すなわち、係数ｃ
のみを変更制御すればＦＩＲフィルタ１０の特性を変更
制御することができる。
【００３１】図６のような従来のＦＩＲフィルタで理想
的なローパス特性を得るためには、遅延回路の各段に接
続された乗算器の係数を、遅延回路の中心位置のものが
最大で、その中心位置から離れる（中心位置から第１段
に向かってまたは最終段に向かって）にしたがって減少
するようにかつ係数のグラフは下側に凸になるように設
定するのが望ましい。図２のＦＩＲフィルタ１０の等価
回路である図７の回路ではそうなっていないので、図３
のようにローパス特性としては若干乱れたものになって
いる。しかし、図１のような楽音合成装置に適用したと
きには、聴感上は全く問題なく動作する。
的なローパス特性を得るためには、遅延回路の各段に接
続された乗算器の係数を、遅延回路の中心位置のものが
最大で、その中心位置から離れる（中心位置から第１段
に向かってまたは最終段に向かって）にしたがって減少
するようにかつ係数のグラフは下側に凸になるように設
定するのが望ましい。図２のＦＩＲフィルタ１０の等価
回路である図７の回路ではそうなっていないので、図３
のようにローパス特性としては若干乱れたものになって
いる。しかし、図１のような楽音合成装置に適用したと
きには、聴感上は全く問題なく動作する。
【００３２】図４は、この発明の第２の実施例に係るＦ
ＩＲフィルタの回路図である。この図のＦＩＲフィルタ
２０は、遅延回路２１、乗算器２２〜３３、遅延回路３
５，３８、および加算器３４，３７，４０を備えてい
る。
ＩＲフィルタの回路図である。この図のＦＩＲフィルタ
２０は、遅延回路２１、乗算器２２〜３３、遅延回路３
５，３８、および加算器３４，３７，４０を備えてい
る。
【００３３】ＦＩＲフィルタ２０への入力データは遅延
回路２１に入力する。遅延回路２１は２Ｎ−１段のシフ
トレジスタであり、段数は異なるが図２の遅延回路１１
と同様のものである。遅延回路２１の中央位置（すなわ
ち、第Ｎ段目）には、タップが設けられており、ここか
ら取出されたデータは乗算器２２、乗算器２６および乗
算器３０に入力する。乗算器２６への入力データは、乗
算器２６および乗算器２５により定数ｍ２および定数ａ
N が乗算され、その乗算結果は加算器３４に向けて出力
される。
回路２１に入力する。遅延回路２１は２Ｎ−１段のシフ
トレジスタであり、段数は異なるが図２の遅延回路１１
と同様のものである。遅延回路２１の中央位置（すなわ
ち、第Ｎ段目）には、タップが設けられており、ここか
ら取出されたデータは乗算器２２、乗算器２６および乗
算器３０に入力する。乗算器２６への入力データは、乗
算器２６および乗算器２５により定数ｍ２および定数ａ
N が乗算され、その乗算結果は加算器３４に向けて出力
される。
【００３４】また、ＦＩＲフィルタ２０への入力データ
は乗算器２７に入力する。乗算器２７は、入力データに
定数ｍ２を乗算し、乗算結果を加算器３４に向けて出力
する。加算器３４は、乗算器２７、乗算器２５および乗
算器２８からの出力を入力し、乗算器２７からの出力と
乗算器２８からの出力を加算するとともに乗算器２５か
らの出力を減算する。加算器３４の演算結果は、遅延回
路３５および乗算器２３に入力する。
は乗算器２７に入力する。乗算器２７は、入力データに
定数ｍ２を乗算し、乗算結果を加算器３４に向けて出力
する。加算器３４は、乗算器２７、乗算器２５および乗
算器２８からの出力を入力し、乗算器２７からの出力と
乗算器２８からの出力を加算するとともに乗算器２５か
らの出力を減算する。加算器３４の演算結果は、遅延回
路３５および乗算器２３に入力する。
【００３５】遅延回路３５は１段の遅延回路であり、加
算器３４からの入力データを１クロック分遅延して出力
する。遅延回路３５からの出力は、乗算器２８に入力し
定数ａが乗算される。その乗算結果は加算器３４に入力
する。したがって、加算器３４、遅延回路３５および乗
算器２８は入力データに乗数ａを乗算して繰返し累算す
る累算器３６を構成している。一方、加算器３４は累算
した値から乗算器２５からの出力（遅延回路２１の中央
位置から出力されたデータに定数ｍ２およびａN を乗算
した値）を減算する。なお、定数ａは１よりやや大きい
定数とする。
算器３４からの入力データを１クロック分遅延して出力
する。遅延回路３５からの出力は、乗算器２８に入力し
定数ａが乗算される。その乗算結果は加算器３４に入力
する。したがって、加算器３４、遅延回路３５および乗
算器２８は入力データに乗数ａを乗算して繰返し累算す
る累算器３６を構成している。一方、加算器３４は累算
した値から乗算器２５からの出力（遅延回路２１の中央
位置から出力されたデータに定数ｍ２およびａN を乗算
した値）を減算する。なお、定数ａは１よりやや大きい
定数とする。
【００３６】フィルタ２０に入力して乗算器２７を介し
て加算器３４に入力した値は、累算器３６で乗数ａが繰
返し乗算されながら累算器３６に保持されることにな
る。したがって、始めにフィルタ２０へ入力し、所定の
クロック信号に応じてその入力データが遅延回路２１の
第１段から順次シフトされていき第Ｎ段に至ったときに
は累算器３６に始めの入力データに定数ｍ２およびａN
を乗算した値が保持されていることになる。
て加算器３４に入力した値は、累算器３６で乗数ａが繰
返し乗算されながら累算器３６に保持されることにな
る。したがって、始めにフィルタ２０へ入力し、所定の
クロック信号に応じてその入力データが遅延回路２１の
第１段から順次シフトされていき第Ｎ段に至ったときに
は累算器３６に始めの入力データに定数ｍ２およびａN
を乗算した値が保持されていることになる。
【００３７】一方、遅延回路２１の第Ｎ段に至ったデー
タは、乗算器２５，２６にて定数ｍ２およびａN が乗算
され、その乗算結果が累算器３６の累算データから減算
されるから、この減算により累算器に始めに入力したデ
ータは累算データから完全に除かれることになる。した
がって、加算器３４の出力である累算データは、常に現
在時点から遅延回路２１のＮ段分の遅延時間だけ遡った
時点までの間に入力したデータ、すなわち遅延回路２１
に入力するデータと遅延回路２１の第１段、第２段、
…、第Ｎ−１段のデータとに、それぞれ係数ｍ２，ｍ２
×ａ，ｍ２×ａ2，…，ｍ２×ａN-1 を乗算して累算し
た値となる。
タは、乗算器２５，２６にて定数ｍ２およびａN が乗算
され、その乗算結果が累算器３６の累算データから減算
されるから、この減算により累算器に始めに入力したデ
ータは累算データから完全に除かれることになる。した
がって、加算器３４の出力である累算データは、常に現
在時点から遅延回路２１のＮ段分の遅延時間だけ遡った
時点までの間に入力したデータ、すなわち遅延回路２１
に入力するデータと遅延回路２１の第１段、第２段、
…、第Ｎ−１段のデータとに、それぞれ係数ｍ２，ｍ２
×ａ，ｍ２×ａ2，…，ｍ２×ａN-1 を乗算して累算し
た値となる。
【００３８】以上より、遅延回路２１の前半部分のＮ段
分と乗算器２５〜２８、加算器３４および遅延回路３５
により、Ｎ段のＦＩＲフィルタが形成されていると見る
ことができる。
分と乗算器２５〜２８、加算器３４および遅延回路３５
により、Ｎ段のＦＩＲフィルタが形成されていると見る
ことができる。
【００３９】上述と同様に、遅延回路２１の後半部分の
Ｎ段分と乗算器２９〜３３、加算器３７および遅延回路
３８により、Ｎ段のＦＩＲフィルタ（後半部分のＦＩＲ
フィルタ）が形成されていると見ることができる。前半
部分のＦＩＲフィルタと後半部分のＦＩＲフィルタとの
各部分を対応させてみれば、乗算器２５，２６は乗算器
３１，３２に、乗算器２７は乗算器３０に、乗算器２８
は乗算器３３に、加算器３４は加算器３７に、遅延回路
３５は遅延回路３８に、累算器３６は累算器３９に、そ
れぞれ対応する。
Ｎ段分と乗算器２９〜３３、加算器３７および遅延回路
３８により、Ｎ段のＦＩＲフィルタ（後半部分のＦＩＲ
フィルタ）が形成されていると見ることができる。前半
部分のＦＩＲフィルタと後半部分のＦＩＲフィルタとの
各部分を対応させてみれば、乗算器２５，２６は乗算器
３１，３２に、乗算器２７は乗算器３０に、乗算器２８
は乗算器３３に、加算器３４は加算器３７に、遅延回路
３５は遅延回路３８に、累算器３６は累算器３９に、そ
れぞれ対応する。
【００４０】ただし、異なるのは以下の点である。乗算
器２７の係数はｍ２であるのに対し乗算器３０の係数は
ｍ３であり、なおかつ乗算器３０と加算器３７の間に係
数ａN を乗算する乗算器２９が設けられている。乗算器
２５の係数はａN であるのに対し乗算器３１の係数は１
／ａN であり、乗算器２６の係数はｍ２であるのに対し
乗算器３２の係数はｍ３であり、乗算器２８の係数はａ
であるのに対し乗算器３３の係数は１／ａである。
器２７の係数はｍ２であるのに対し乗算器３０の係数は
ｍ３であり、なおかつ乗算器３０と加算器３７の間に係
数ａN を乗算する乗算器２９が設けられている。乗算器
２５の係数はａN であるのに対し乗算器３１の係数は１
／ａN であり、乗算器２６の係数はｍ２であるのに対し
乗算器３２の係数はｍ３であり、乗算器２８の係数はａ
であるのに対し乗算器３３の係数は１／ａである。
【００４１】加算器３４（すなわち累算器３６）からの
累算出力は乗算器２３に入力し、係数（１−ｃ）／２が
乗算される。加算器３７（すなわち累算器３９）からの
累算出力は乗算器２４に入力し、係数（１−ｃ）／２が
乗算される。一方、遅延回路２１の中央位置から取出し
たデータは乗算器２２に入力し、係数ｃが乗算される。
乗算器２２、乗算器２３および乗算器２４からの出力
は、加算器４０で加算され、加算結果はフィルタ出力と
して出力される。なお、乗算器２３の係数（１−ｃ）／
２と乗算器２６，２７の係数ｍ２とは、適宜調整して定
めればよい。例えば、乗算器２３では１／２とせず、乗
算器２６，２７にて１／２を掛けるようにしてもよい。
乗算器２４などについても同様である。
累算出力は乗算器２３に入力し、係数（１−ｃ）／２が
乗算される。加算器３７（すなわち累算器３９）からの
累算出力は乗算器２４に入力し、係数（１−ｃ）／２が
乗算される。一方、遅延回路２１の中央位置から取出し
たデータは乗算器２２に入力し、係数ｃが乗算される。
乗算器２２、乗算器２３および乗算器２４からの出力
は、加算器４０で加算され、加算結果はフィルタ出力と
して出力される。なお、乗算器２３の係数（１−ｃ）／
２と乗算器２６，２７の係数ｍ２とは、適宜調整して定
めればよい。例えば、乗算器２３では１／２とせず、乗
算器２６，２７にて１／２を掛けるようにしてもよい。
乗算器２４などについても同様である。
【００４２】上述の図２のフィルタで説明したのと同様
に図４のフィルタにインパルスが入力した場合の動作を
考えれば、図４のフィルタも図６や図７に示した従来の
ＦＩＲフィルタと等価であるということができる。この
場合、図７の乗算器８２−１，８２−２，…に対応する
乗算器の係数は、順に、ｍ２（１−ｃ）／２，ｍ２（１
−ｃ）ａ／２，ｍ２（１−ｃ）ａ2 ／２，ｍ２（１−
ｃ）ａ3 ／２，………，ｍ２（１−ｃ）ａN-2 ／２，ｍ
２（１−ｃ）ａN-1 ／２，ｃ＋ｍ３（１−ｃ）ａN ／
２，ｍ３（１−ｃ）ａN-1 ／２，ｍ３（１−ｃ）ａN-2
／２，………，ｍ３（１−ｃ）ａ3 ／２，ｍ３（１−
ｃ）ａ2 ／２，ｍ３（１−ｃ）ａ／２，ｍ３（１−ｃ）
／２となる。すなわち、係数は左側の乗算器から見てい
くと、ｍ２（１−ｃ）／２から徐々に増加し、中央位置
でｃ＋ｍ３（１−ｃ）ａN ／２となり、次からはｍ３
（１−ｃ）ａN-1 ／２から徐々に減少してｍ３（１−
ｃ）／２に至っている。定数ｍ２，ｍ３，ａを適当に選
ぶことにより、前半部分のＦＩＲフィルタの係数ｍ２
（１−ｃ）／２，ｍ２（１−ｃ）ａ／２，…，ｍ２（１
−ｃ）ａN-1 ／２，ｃ＋ｍ３（１−ｃ）ａN ／２の和を
「１」となるようにできる。同様に、後半部分のＦＩＲ
フィルタの係数ｃ＋ｍ３（１−ｃ）ａN ／２，ｍ３（１
−ｃ）ａN-1 ／２，…，ｍ３（１−ｃ）ａ／２，ｍ３
（１−ｃ）／２の和も「１」となるようにできる。
に図４のフィルタにインパルスが入力した場合の動作を
考えれば、図４のフィルタも図６や図７に示した従来の
ＦＩＲフィルタと等価であるということができる。この
場合、図７の乗算器８２−１，８２−２，…に対応する
乗算器の係数は、順に、ｍ２（１−ｃ）／２，ｍ２（１
−ｃ）ａ／２，ｍ２（１−ｃ）ａ2 ／２，ｍ２（１−
ｃ）ａ3 ／２，………，ｍ２（１−ｃ）ａN-2 ／２，ｍ
２（１−ｃ）ａN-1 ／２，ｃ＋ｍ３（１−ｃ）ａN ／
２，ｍ３（１−ｃ）ａN-1 ／２，ｍ３（１−ｃ）ａN-2
／２，………，ｍ３（１−ｃ）ａ3 ／２，ｍ３（１−
ｃ）ａ2 ／２，ｍ３（１−ｃ）ａ／２，ｍ３（１−ｃ）
／２となる。すなわち、係数は左側の乗算器から見てい
くと、ｍ２（１−ｃ）／２から徐々に増加し、中央位置
でｃ＋ｍ３（１−ｃ）ａN ／２となり、次からはｍ３
（１−ｃ）ａN-1 ／２から徐々に減少してｍ３（１−
ｃ）／２に至っている。定数ｍ２，ｍ３，ａを適当に選
ぶことにより、前半部分のＦＩＲフィルタの係数ｍ２
（１−ｃ）／２，ｍ２（１−ｃ）ａ／２，…，ｍ２（１
−ｃ）ａN-1 ／２，ｃ＋ｍ３（１−ｃ）ａN ／２の和を
「１」となるようにできる。同様に、後半部分のＦＩＲ
フィルタの係数ｃ＋ｍ３（１−ｃ）ａN ／２，ｍ３（１
−ｃ）ａN-1 ／２，…，ｍ３（１−ｃ）ａ／２，ｍ３
（１−ｃ）／２の和も「１」となるようにできる。
【００４３】なお、図４の乗算器２６，２７の係数ｍ２
と乗算器３０，３２の係数ｍ３は、等しくするのが望ま
しい。ｍ２＝ｍ３とすれば、上記の乗算器の係数の列が
左右対称になるからである。
と乗算器３０，３２の係数ｍ３は、等しくするのが望ま
しい。ｍ２＝ｍ３とすれば、上記の乗算器の係数の列が
左右対称になるからである。
【００４４】図５は、図４のＦＩＲフィルタ２０の周波
数特性を示すグラフである。このグラフから分かるよう
に、係数ｃを変更制御することによりフィルタの特性を
変更制御することができる。図４のＦＩＲフィルタ２０
は、上述したように、遅延回路の各段に接続された乗算
器の係数が遅延回路の中心位置に向かって単調増加かつ
下に凸になるような回路と等価であるので、図２の実施
例のものより理想的なＦＩＲフィルタが形成できる。
数特性を示すグラフである。このグラフから分かるよう
に、係数ｃを変更制御することによりフィルタの特性を
変更制御することができる。図４のＦＩＲフィルタ２０
は、上述したように、遅延回路の各段に接続された乗算
器の係数が遅延回路の中心位置に向かって単調増加かつ
下に凸になるような回路と等価であるので、図２の実施
例のものより理想的なＦＩＲフィルタが形成できる。
【００４５】上記の２つの実施例によれば、従来遅延回
路の各段に接続されていた乗算器が大幅に省略でき、ハ
ードウエア上簡単な構成となる。また、遅延回路の各段
に接続されていた乗算器による乗算処理も大幅に省略で
き、演算量が少なくてすむ。また、カットオフ周波数は
１つの係数ｃにより制御できる。
路の各段に接続されていた乗算器が大幅に省略でき、ハ
ードウエア上簡単な構成となる。また、遅延回路の各段
に接続されていた乗算器による乗算処理も大幅に省略で
き、演算量が少なくてすむ。また、カットオフ周波数は
１つの係数ｃにより制御できる。
【００４６】
【発明の効果】以上説明したように、この発明によれ
ば、簡単な構成でかつ演算量をそれほど多くすることな
くカットオフ周波数の低いＦＩＲフィルタを実現でき、
またカットオフ周波数の制御も簡単に行なうことのでき
るＦＩＲフィルタ装置が提供される。
ば、簡単な構成でかつ演算量をそれほど多くすることな
くカットオフ周波数の低いＦＩＲフィルタを実現でき、
またカットオフ周波数の制御も簡単に行なうことのでき
るＦＩＲフィルタ装置が提供される。
【図１】 従来より知られている楽音合成装置のブロッ
ク構成図
ク構成図
【図２】 この発明の一実施例に係るＦＩＲフィルタの
回路図
回路図
【図３】 図２のフィルタの周波数特性を示すグラフ
【図４】 この発明の第２の実施例に係るＦＩＲフィル
タの回路図
タの回路図
【図５】 図４のフィルタの周波数特性を示すグラフ
【図６】 従来のＦＩＲ型のＬＰＦの回路図
【図７】 図２のフィルタの等価回路図
１…駆動波形発生部、２…加算器、３…遅延回路、４…
ローパスフィルタ（ＬＰＦ）、５…乗算器、１０…ＦＩ
Ｒフィルタ、１１，１６…遅延回路、１２〜１５…乗算
器、１７，１９…加算器、２０…ＦＩＲフィルタ、２１
…遅延回路、２２〜３３…乗算器、３５，３８…遅延回
路、３４，３７，４０…加算器。
ローパスフィルタ（ＬＰＦ）、５…乗算器、１０…ＦＩ
Ｒフィルタ、１１，１６…遅延回路、１２〜１５…乗算
器、１７，１９…加算器、２０…ＦＩＲフィルタ、２１
…遅延回路、２２〜３３…乗算器、３５，３８…遅延回
路、３４，３７，４０…加算器。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/02 601 H03H 17/06 653 H03H 17/06 655
Claims (1)
- 【請求項１】クロック信号に応じて繰返し、入力信号を
シフトしていく２Ｎ−１段の段数を有する遅延手段と、 クロック信号に応じて繰返し累算を行なう第１の累算手
段であって、入力信号と累算結果を１段遅延して係数ａ
を乗算した結果とを加算することにより累算を行なう第
１の累算手段と、 前記遅延手段の中央位置であるＮ段目から取出した信号
に係数ａ Ｎ を乗算する第１の乗算手段と、 前記第１の累算手段の累算結果から前記第１の乗算手段
の乗算結果を減算する第１の減算手段と、 クロック信号に応じて繰返し累算を行なう第２の累算手
段であって、前記遅延手段の中央位置であるＮ段目から
取出した信号に係数ａ Ｎ を乗算した信号と累算結果を１
段遅延して係数１／ａを乗算した結果とを加算すること
により累算を行なう第２の累算手段と、 前記遅延手段の最終段から取出した信号に係数１／ａ Ｎ
を乗算する第２の乗算手段と、 前記第２の累算手段の累算結果から前記第２の乗算手段
の乗算結果を減算する第２の減算手段と、 前記第１の減算手段からの信号と、前記遅延手段の中央
位置から取出した信号と、前記第２の減算手段からの信
号とに基づいてフィルタ出力信号を合成出力する合成手
段と を備えたことを特徴とする有限インパルス応答フィ
ルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04137699A JP3141523B2 (ja) | 1992-04-30 | 1992-04-30 | 有限インパルス応答フィルタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04137699A JP3141523B2 (ja) | 1992-04-30 | 1992-04-30 | 有限インパルス応答フィルタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308251A JPH05308251A (ja) | 1993-11-19 |
| JP3141523B2 true JP3141523B2 (ja) | 2001-03-05 |
Family
ID=15204751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04137699A Expired - Fee Related JP3141523B2 (ja) | 1992-04-30 | 1992-04-30 | 有限インパルス応答フィルタ装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3141523B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4700951B2 (ja) * | 2004-11-11 | 2011-06-15 | ジーイー・メディカル・システムズ・グローバル・テクノロジー・カンパニー・エルエルシー | デジタルフィルタ処理装置、デジタルフィルタ処理方法、デジタルフィルタ処理プログラム及びｍｒｉシステム |
| WO2008102455A1 (ja) * | 2007-02-23 | 2008-08-28 | Fujitsu Limited | 動画像符号化処理装置及び動画像フィルタ処理装置 |
-
1992
- 1992-04-30 JP JP04137699A patent/JP3141523B2/ja not_active Expired - Fee Related
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|---|---|
| JPH05308251A (ja) | 1993-11-19 |
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|---|---|---|
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Legal Events
| Date | Code | Title | Description |
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| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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