KR20070098599A

KR20070098599A - 필터 장치

Info

Publication number: KR20070098599A
Application number: KR1020070030282A
Authority: KR
Inventors: 야스노리 야마모또
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-03-29
Filing date: 2007-03-28
Publication date: 2007-10-05
Also published as: US20070230644A1; KR100869137B1; TW200737703A; JP2007267204A; CN100525103C; CN101047367A

Abstract

다단의 필터를 효율적으로 구성한다. 데이터 버퍼(30)에 최신 및 과거의 각 단의 출력 데이터를 기억해 둔다. 한편, 계수 버퍼(32)에는, 각 단의 필터에서 필요한 계수를 전부 기억해 둔다. 1회째는 입력 데이터에 대하여, 데이터 버퍼(30) 및 계수 버퍼(32)로부터 필요한 데이터를 판독하고, 곱합 연산을 행하고, 다음단부터는 전단에서 얻어진 출력을 입력으로 하여, 데이터 버퍼(30) 및 계수 버퍼(32)로부터 필요한 데이터를 판독하고, 곱합 연산을 행한다. 이에 의해, 최종적인 필터의 출력이 얻어진다.

데이터 버퍼, 필터, 계수 버퍼, 입력 데이터, 플립플롭, 멀티플렉서

Description

필터 장치{FILTER DEVICE}

도 1은 실시 형태의 기본적 구성을 도시하는 도면.

도 2는 실시 형태의 구성을 도시하는 도면.

도 3은 다른의 구성을 도시하는 도면.

도 4는 1단의 이퀄라이저의 다른 구성을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10, 18, 20, 26, 28, 34, 62, 70, 72, 74, 76 : 승산기

12, 38, 60, 64 : 가산기

14, 16, 22, 24, 66, 68 : 지연 회로

30 : 데이터 버퍼

32 : 계수 버퍼

36, 42, 46 : 플립플롭

40, 44, 50 : 멀티플렉서

52 : 게이트

[특허 문헌1] 일본 특개 2003-179466호 공보

본 발명은, 입력 신호에 대하여, 복수회의 필터 처리를 행하는 필터 장치에 관한 것이다.

종래부터, 각종의 필터가 알려져 있고, 각종의 회로에서 이용되고 있다. 예를 들면, 오디오 장치에 있어서는 주파수 대역마다의 강도를 조정하는 이퀄라이저 등이 탑재되어 있어, 음성 신호를 주파수 대역마다 서로 다른 특성의 필터에 의해 필터 처리함으로써 원하는 주파수 특성의 음성 신호를 얻고 있다.

현재 주류로 되어 있는 디지털 오디오 신호에 대하여 종래의 아날로그 처리를 행하기 위해서는 DAC가 필요하게 되기 때문에, 회로 규모가 증대한다. 따라서, 디지털 오디오 데이터에 대해서는 디지털 필터를 이용한 디지털 신호 처리로 대응하는 경우가 많다.

또한, 디지털 필터를 이용한 음성 처리에 대해서는, 특허 문헌1 등에 기재되어 있다.

여기서, 전술한 이퀄라이저 등에서는, 주파수 대역을 세세하게 나누는 경우도 많아서, 예를 들면 8분할이면, 8개의 필터 회로가 필요하게 되어, 회로 규모가 커지게 된다고 하는 문제가 있다. DSP를 이용한 소프트 처리를 행하는 경우라도 DSP를 내장할 필요가 있어 그 회로 규모가 커지게 된다고 하는 문제가 있다.

본 발명은, 복수회의 필터 처리를 순차적으로 행하는 필터 장치로서, 계수가 변경 가능하며, 입력측 신호, 지연 입력측 신호, 출력측 신호, 지연 출력측 신호에 대해서 설정된 계수를 승산해서 곱합 연산을 행하여 필터 처리를 행하는 1단분의 필터 수단과, 복수의 필터 처리에서의 계수를 기억하는 계수 기억 수단과, 상기 필터 수단에서의 출력을 복수 기억해 두는 출력 기억 수단을 갖고, 상기 출력 기억 수단으로부터 입력측 신호, 지연 입력측 신호, 지연 출력측 신호를 공급하고, 상기 계수 기억 수단으로부터 대응하는 계수를 공급함으로써, 상기 필터 수단에서, 각 단의 필터 처리를 순차적으로 행하는 것을 특징으로 한다.

또한, 상기 계수 기억 수단 및 상기 출력 기억 수단은, 배럴 시프터로 구성되고, 1 세트의 출력이 상기 필터 수단에 순차적으로 공급되는 것이 바람직하다.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 실시 형태에 대해서, 도면에 기초해서 설명한다.

도 1은, 실시 형태에 따른 필터 장치의 구성을 도시하는 도면이다. 도 1에는, 본 실시 형태에 따른 이퀄라이저의 처리에 관한 등가 회로를 도시한다.

입력 신호 DIN(예를 들면, PCM 신호)은, 승산기(10-1)에서 계수 a₀₁가 승산되어서 가산기(12-1)에 입력된다. 또한, 입력 신호 DIN은, 지연 회로(14-1)에서 1클럭 지연되어서 전회의 것이 기억된다(Z₁₀ ^-1). 또한, 지연 회로(14)의 출력은 지연 회로(16-1)에서 1클럭 더 지연되어서 전전회의 것이 기억된다(Z₂₀ ^-1). 그리고, 지연 회로(14-1, 16-1)의 출력은 각각 승산기(18―1, 20-1)에서 계수 a₁₁, a₂₁이 승산되어서 가산기(12-1)에 공급된다. 따라서, 지연 회로(14-1)의 출력(Z₁₀ ^-1)은 전회의 입력측 신호, 지연 회로(16-1)의 출력(Z₂₀ ^-1)은 전전회의 입력측 신호로 된다.

가산기(12-1)로부터의 출력은, 지연 회로(22-1)에서 1클럭 지연되어서 전회의 가산기(12-1)의 출력이 기억된다(Z₁₁ ^-1). 또한, 지연 회로(22-1)의 출력은 지연 회로(24-1)에서 1클럭 더 지연되어서 전전회의 가산기(12-1)의 출력이 기억된다(Z₂₁ ^-1). 그리고, 지연 회로(22-1, 24-1)의 출력은 각각 승산기(26-1, 28-1)에서 계수 a₁₂, a₂₂이 승산되어서 가산기(12-1)에 공급된다. 따라서, 지연 회로(22-1)의 출력(Z₁₁ ^-1)은 전회의 가산기(12-1)의 출력 신호, 지연 회로(24-1)의 출력(Z₂₁ ^-1)은 전전회의 가산기(12-1)의 출력 신호로 된다.

이러한 처리에 의해, 가산기(12-1)로부터 1단째의 이퀄라이저 EQ1로부터의 출력 신호가 얻어지고, 이것이 2단째의 이퀄라이저 EQ2에의 입력 신호로 된다.

다음단으로부터의 처리도, 기본적으로 동일해서, 입력 신호가 전단의 가산기(12-n)(n은 이퀄라이저 EQ의 번호)로부터의 출력 신호로 된다. 즉, 입력 신호는, 전단의 출력 신호 DOUT_EQn이며, 이퀄라이저 EQn에는, 그 회의 전단 출력인 DOUT_EQn-1(0)이 입력되고, 전단의 출력 측의 지연 회로인 지연 회로(22-(n-1), 24-(n-1))에는, 전회, 전전회의 입력 신호인 DOUT_EQn _-1(-1), DOUT_EQn _-1(-2)이 세트되고, 지연 회로(22-n, 24-n)에는, 전회, 전전회의 출력 신호인 DOUT_EQn(-1), DOUT_EQn(-2)이 세트된다.

그리고, 도면에 도시되는 4단의 처리에 의해, 다음과 같은 연산이 행해진다.

(1단째 이퀄라이저)

DOUT_EQ1=(DIN·a₀₁)+(Z₁₀ ^-1·a₁₁)+(Z₂₀ ^-1·a₂₁)+(Z₁₁ ^-1·b₁₁)+(Z₂₁ ^-1·b₂₁)

여기서, Z₁₀ ^-1은, 전회의 DIN이며, Z₂₀ ^-1은 전전회의 DIN이며, Z₁₁ ^-1은 전회의 DOUT_EQ1, Z₂₁ ^-1은 전전회의 DOUT_EQ1이다.

(2단째 이퀄라이저)

DOUT_EQ2=(DOUT_EQ1·a₀₂)+(Z₁₁ ^-1·a₁₂)+(Z₂₁ ^-1·a₂₂)+(Z₁₂ ^-1·b₁₂)+(Z₂₂ ^-1·b₂₂)

여기서, Z₁₁ ^-1은, 전회의 DOUT_EQ1이며, Z₂₁ ^-1은 전전회의 DOUT_EQ1이며, Z₁₂ ^-1은 전회의 DOUT_EQ2, Z₂₂ ^-1은 전전회의 DOUT_EQ2이다.

(3단째 이퀄라이저)

DOUT_EQ3=(DOUT_EQ2·a₀₃)+(Z₁₂ ^-1·a₁₃)+(Z₂₂ ^-1·a₂₃)+(Z₁₃ ^-1·b₁₃)+(Z₂₃ ^-1·b₂₃)

여기서, Z₁₂ ^-1은, 전회의 DOUT_EQ2이며, Z₂₂ ^-1은 전전회의 DOUT_EQ2이며, Z₁₃ ^-1은 전회의 DOUT_EQ3, Z₂₃ ^-1은 전전회의 DOUT_EQ3이다.

(4단째 이퀄라이저)

DOUT_EQ4=(DOUT_EQ3·a₀₄)+(Z₁₃ ^-1·a₁₄)+(Z₂₃ ^-1·a₂₄)+(Z₁₄ ^-1·b₁₄)+(Z₂₄ ^-1·b₂₄)

여기서, Z₁₃ ^-1은, 전회의 DOUT_EQ3이며, Z₂₃ ^-1은 전전회의 DOUT_EQ3이며, Z₁₄ ^-1은 전회의 DOUT_EQ4, Z₂₄ ^-1은 전전회의 DOUT_EQ4이다.

여기서, 도 1의 회로를 그대로 구성할 수 있는데, 본 실시 형태에서는, 각 단의 이퀄라이저를 1개의 이퀄라이저로 순차적으로 행함으로써 달성한다. 도 2에는, 그를 위한 회로가 도시되어 있고, 입력 신호 DIN은, 데이터 버퍼(30)에 입력된다. 데이터 버퍼(30)는, 전회의 처리 시의 입력 데이터, 출력 데이터, 지연 회로에서 기억되어 있는 전회의 입력 데이터 및 출력 데이터를 기억하고 있다.

예를 들면, 1단째의 처리 시에는, DIN, Z₁₀ ^-1, Z₂₀ ^-1, Z₁₁ ^-1, Z₂₁ ^-1이 필요하고, 금회의 DIN을 DIN(0), DOUT_EQ1(0)로 하면, 입력되어 오는 DIN(0)의 외에, DIN(-1), DIN(-2), DOUT_EQ1(-1), DOUT_EQ1(-2)의 4개를 기억하고 있으면, DOUT_EQ1(0)을 산출할 수 있다. 따라서, 이 데이터 버퍼(30)는, 각 단의 이퀄라이저에 대해서, 그 때와 전회의 입력 신호 및 출력 신호를 기억해 둠으로써, 그 단의 이퀄라이저에서의 Z₁₀ ^-1, Z₂₀ ^-1, Z₁₁ ^-1, Z₂₁ ^-1을 기억할 수 있다.

또한, 계수 버퍼(32)에는, 각 단의 이퀄라이저에서 이용하는 계수 a_On, a_1n, a_2n, b_1n, b_2n(이 예에서는 n=1~4)이 기억되어 있다.

그리고, 데이터 버퍼(30) 및 계수 버퍼(32)로부터의 출력은 승산기(34)에 공급된다. 예를 들면, 처음에는, 데이터 버퍼(30)로부터 DIN이, 계수 버퍼(32)로부터는 계수 a₀₁이 출력되고, 승산기(34)로부터는 (DIN·a₀₁)이 출력된다. 승산기(34)의 출력은 클럭 CLK에 기초해서 입력을 취득하는 플립플롭(36)에 공급된다.

플립플롭(36)의 출력은, 가산기(38)에 공급된다. 가산기(38)의 출력은, 멀티플렉서(40), 클럭 CLK에 기초해서 입력을 취득하는 플립플롭(42)을 통하여, 가산기(38)에 공급된다. 또한, 멀티플렉서(40)는, 가산기 입력 제어 신호에 따라서, "0" 또는 가산기(38)의 출력을 선택한다. 따라서, 멀티플렉서(40)가 가산기(38)의 출력을 선택함으로써, 가산기(38)의 출력에 새로운 승산기(34) 출력을 순차적으로 가산하는 누적 연산이 행해진다. 따라서, 데이터 버퍼(30)로부터 DIN, Z₁₀ ^-1, Z₂₀ ^-1, Z₁₁ ^-1, Z₂₁ ^-1, 계수 버퍼(32)로부터 a₀₁, a₁₁, a₂₁, b₁₁, b₂₁을 순차적으로 출력함으 로써, 하기와 같은 승산과 가산이 순차적으로 행해져서, 4회째의 출력 시에 가산기(38)의 출력에 DOUT_EQ1=(DIN·a₀₁)+(Z₁₀ ^-1·a₁₁)+(Z₂₀ ^-1·a₂₁)+(Z₁₁ ^-1·b₁₁)+(Z₂₁ ^-1·b₂₁)을 얻을 수 있다.

이와 같이 하여, 1개의 이퀄라이저에 대한 연산이 종료한 경우에는, 얻어진 DOUT_EQ1이 데이터 버퍼(30)에 공급되어, 2회째의 필터 처리인 DOUT_EQ2의 산출이 행해진다. 즉, 데이터 버퍼(30)로부터 DOUT_EQ1, Z₁₁ ^-1, Z₂₁ ^-1, Z₁₂ ^-1, Z₂₂ ^-1, 계수 버퍼(32)로부터 a₀₂, a₁₂, a₂₂, b₁₂, b₂₂을 순차적으로 출력함으로써, 하기와 같은 승산과 가산이 순차적으로 행해져서, 가산기(38)의 출력에 DOUT_EQ2=(DOUT_EQ1·a₀₂)+(Z₁₁ ^-1·a₁₂)+(Z₂₁ ^-1·a₂₂)+(Z₁₂ ^-1·b₁₂)+(Z₂₂ ^-1·b₂₂)을 얻을 수 있고, DOUT_EQ2가 데이터 버퍼(30)에 저장된다. 또한, 3회째의 필터 연산에서는, DOUT_EQ3=(DOUT_EQ2·a₀₃)+(Z₁₂ ^-1·a₁₃)+(Z₂₂ ^-1·a₂₃)+(Z₁₃ ^-1·b₁₃)+(Z₂₃ ^-1·b₂₃)이 행해지고, DOUT_EQ3가 데이터 버퍼(30)에 저장된다. 그리고, 3회째의 필터 연산에서는, DOUT_EQ4=(DOUT_EQ3·a₀₄)+(Z₁₃ ^-1·a₁₄)+(Z₂₃ ^-1. a₂₄)+(Z₁₄ ^-1·b₁₄)+(Z₂₄ ^-1·b₂₄)이 행해지고, DOUT_EQ4가 데이터 버퍼(30)에 저장됨과 함께, 이 DOUT_EQ4가 필터로부터 출력된다.

가산기(38)의 출력은, 멀티플렉서(44)를 통하여 클럭 CLK에 기초해 입력을 취득하는 플립플롭(46)에 입력하여도 된다. 멀티플렉서(44)는, 데이터 출력 제어 신호에 따라서 가산기(38)의 출력 또는 플립플롭(46)의 출력 중 어느 하나를 선택한다. 데이터 출력 제어 신호는, 가산기(38)의 출력이 전술한 4개의 필터 처리를 종료한 시점에서 멀티플렉서(44)가 가산기(38)의 출력을 선택하도록 제어한다. 따라서, 플립플롭(46)의 출력은, 4회의 필터 처리가 끝난 DOUT_EQ4만으로 되고, 이것이 순차적으로 새로운 것으로 절환된다.

도 3에는, 1회 분의 필터 처리를 위한 요소를 하드웨어로서 준비한 경우의 구성을 도시하고, 이 구성은 도 1과 마찬가지이다.

이 구성에서는, 데이터 DIN은, 멀티플렉서(50)에 입력된다. 이 멀티플렉서(50)에는 가산기(12)의 출력도 입력되어 있고, 최초의 필터 처리(n=1) 일 때에는 DIN이 선택되고, n>1의 경우에는 가산기(12)로부터의 출력인, DOUTEQ_EQ1, DOUT_EQ2, DOUT_EQ3, DOUT_EQ4가 선택된다. 또한, 가산기(12)의 출력은 게이트(52)를 통하여 출력되게 되어 있고, 이 게이트는 n=1일 때만 열린다. 이 때문에, 4단의 필터 처리를 행한 결과인, DOUT_EQ4만이 게이트(52)로부터 출력된다. 필요에 따라서, DOUT_EQ1, 또는 DOUT_EQ2, 또는 DOUT_EQ3을 출력하도록 게이트를 제어해도 된다.

그리고, 지연 회로(14, 16, 22, 24)에 대해서는, 그 값이 시프트되도록 되어 있다. 즉, 지연 회로(14, 22)는, 1회째의 필터 처리의 경우에는, Z₁₀ ^-1, Z₁₁ ^-1이지 만, 2회째의 필터 처리의 경우에는 Z₁₁ ^-1, Z₁₂ ^-1, 3회째는 Z₁₂ ^-1, Z₁₃ ^-1, 4회째는 Z₁₃ ^-1, Z₁₄ ^-1이다. 따라서, 도시한 바와 같이, Z₁₀ ^-1, Z₁₁ ^-1, Z₁₂ ^-1, Z₁₃ ^-1, Z₁₄ ^-1을 준비해 두고, 이들을 배럴 시프터로 구성해서 순차적으로 시프트해서 공급한다. 또한, 지연 회로(16, 24)는, 1회째의 필터 처리의 경우에는, Z₂₀ ^-1, Z₂₁ ^-1이지만, 2 회째의 필터 처리의 경우에는 Z₂₁ ^-1, Z₂₂ ^-1, 3회째는 Z₂₂ ^-1, Z₂₃ ^-1, 4회째는 Z₂₃ ^-1, Z₂₄ ^-1이다. 따라서, 도시한 바와 같이, Z₂₀ ^-1, Z₂₁ ^-1, Z₂₂ ^-1, Z₂₃ ^-1, Z₂₄ ^-1을 준비해 두고, 순차적으로 시프트해서 공급한다. 또한, Z₁₀ ^-1, Z₁₁ ^-1, Z₁₂ ^-1, Z₁₃ ^-1, Z₁₄ ^-1은, 전회의 처리에서의 입력 데이터 DIN(-1), 1단째 이퀄라이저 출력 DOUT_EQ1(-1), 2단째 이퀄라이저 출력 DOUT_EQ2(-1), 3단째 이퀄라이저 출력 DOUT_EQ3(―1), 4단째 이퀄라이저 출력 DOUT_EQ4(-1)이며, Z₂₀ ^-1, Z₂₁ ^-1, Z₂₂ ^-1, Z₂₃ ^-1, Z₂₄ ^-1은 전전회의 처리에서의 입력 데이터 DIN(-2), 1단째 이퀄라이저 출력 DOUT_EQ1(-2), 2단째 이퀄라이저 출력 DOUT_EQ2(-2), 3단째 이퀄라이저 출력 DOUT_EQ3(-2), 4단째 이퀄라이저 출력 DOUT_EQ4(-2)이다. 또한, 승산기(18, 20, 26, 28)에서 승산하는 계수는, 순차적으로 절환된다. 또한, 4회의 필터 처리를 행한 후에는, 2회 분의 시프트를 하고, 지연 회로의 내용을 원 래의 것으로 되돌린 후 도면에서의 세로 방향의 시프트를 행하면 된다.

이와 같이, 4단의 필터 연산에 필요한 것은, 그 때의 입력 신호 DIN과, 전회 및 전전회의 입력 신호와, 전회 및 전전회의 연산에서 계산된 각 단의 출력 DOUT_EQn이며, 이것을 배럴 시프터에 기억해 놓고, 1단마다의 필터 연산에서, 값을 시프트함으로써, 각 단의 필터 연산을 행할 수 있다. 또한, 4단의 필터 처리를 행하고, 1회 분의 다단 필터 처리가 끝난 경우에는, 금회의 입력 데이터 및 각 단 출력을 Z₁₀ ^-1, Z₁₁ ^-1, Z₁₂ ^-1, Z₁₃ ^-1, Z₁₄ ^-1에 입력하고, 거기에 기억되어 있었던 값을 Z₂₀ ^-1, Z₂₁ ^-1, Z₂₂ ^-1, Z₂₃ ^-1, Z₂₄ ^-1로 시프트하면 된다.

도 4는, 도 3과 마찬가지의 처리를 행할 수 있지만 도 3과는 다른 구성예이며, 여기에서도 1단분의 이퀄라이저의 다른 구성을 도시하고 있다. 이 구성에서는, 입력측 신호는 우선 가산기(60)에 입력되고, 이 가산기(60)의 출력은 승산기(62)에서 소정의 계수가 승산된 후에 가산기(64)에 입력되고, 여기로부터 필터 후의 출력이 얻어진다. 가산기(60)의 출력은, 지연 회로(66)에 입력되고, 이 지연 회로(66)의 출력이 또 하나의 지연 회로(68)에 입력된다. 그리고, 지연 회로(66)의 출력이 승산기(70)를 통하여, 가산기(60)에, 승산기(74)를 통하여, 가산기(64)에 공급되고, 지연 회로(68)의 출력이 승산기(72)를 통하여, 가산기(60)에, 승산기(76)를 통하여, 가산기(64)에 공급된다.

이러한 회로에 의해서도 전술한 바와 같은 필터 처리를 행할 수 있고, 가산 기(64)로부터의 출력을 다음단의 필터 처리 시의 입력으로 함으로써, 각 단의 필터 처리를 순차적으로 행할 수 있다. 또한, 각 단의 필터 처리 시에, 지연 회로(66, 68), 승산기(70, 72, 74, 76)의 계수를 순차적으로 변경한다. 또한, 도 4에서, 계수, 데이터 등을 선택 신호 SEL에 의해 선택하도록 기재하였다.

본 발명에 따르면, 1단분의 필터 수단을 준비해 두고, 계수 등을 절환해서 이용함으로써, 다단의 필터를 형성할 수 있다.

Claims

복수회의 필터 처리를 순차적으로 행하는 필터 장치로서,

계수가 변경 가능하며, 입력측 신호, 지연 입력측 신호, 출력측 신호, 지연 출력측 신호에 대해서 설정된 계수를 승산해서 곱합 연산을 행하여 필터 처리를 행하는 1단분의 필터 수단과,

복수의 필터 처리에서의 계수를 기억하는 계수 기억 수단과,

상기 필터 수단에서의 출력을 복수 기억해 두는 출력 기억 수단

을 갖고,

상기 출력 기억 수단으로부터 입력측 신호, 지연 입력측 신호, 지연 출력측 신호를 공급하고, 상기 계수 기억 수단으로부터 대응하는 계수를 공급함으로써, 상기 필터 수단에서, 각 단의 필터 처리를 순차적으로 행하는 것을 특징으로 하는 필터 장치.
제1항에 있어서,

상기 계수 기억 수단 및 상기 출력 기억 수단은, 배럴 시프터로 구성되고, 1 세트의 출력이 상기 필터 수단에 순차적으로 공급되는 것을 특징으로 하는 필터 장치.