KR101008782B1 - 디지털필터, 그 합성장치, 및 합성프로그램이 기록된 컴퓨터 판독 가능한 기록매체 - Google Patents

디지털필터, 그 합성장치, 및 합성프로그램이 기록된 컴퓨터 판독 가능한 기록매체 Download PDF

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Abstract

예를 들어 IIR디지털필터에 있어서, 구성요소로서 복수의 승산기 및 복수의 가산기 대신, 다입력 승산가산회로를 사용한다. 이로써, 복수의 승산기 및 복수의 가산기를 사용하지 않으므로, 회로의 소형화를 도모할 수 있음과 더불어, 다입력 승산가산회로는 피드백 처리에 있어서 처리속도를 올리기 위한 파이프라인 처리가 가능한 구성이므로 필터처리의 고속화도 가능하다.

Description

디지털필터, 그 합성장치, 및 합성프로그램이 기록된 컴퓨터 판독 가능한 기록매체{DEGITAL FILTER, ITS SYNTHESIZING DEVICE, AND SYNTHESIZING PROGRAM RECORDING COMPUTER READABLE MEDIUM}
본 발명은, 각종 분야의 신호처리에서 이용되는 디지털필터에 관하며, 특히, 소형화 및 고속화를 실현하는 IIR필터(Infinite Impulse Response Filter)나 유한 임펄스 응답필터(Finite Impulse Response Filter), 및 피드백계 처리를 포함하는 신호처리장치에 관한 것이다.
오늘날, IIR디지털필터는 여러 분야의 디지털 신호처리에 사용되는 연산기 중의 하나이다. 디지털필터로서는 일반적으로, FIR필터(Finite Impulse Response Filter,유한 임펄스 응답필터)와 IIR필터(Infinite Impulse Response Filter, 무한 임펄스 응답필터)가 있다. IIR필터는 FIR필터에 비하여, 동등한 특성을 실현하는데 차수가 적으며, 회로의 소형화가 가능하나, 연산 비트수를 충분히 크게 할 필요가 있다.
지금까지 IIR디지털필터의 구성에 대해서는, 예를 들어 특허문헌1(일본 특허 공개 소화 63-164606호 공보), 특허문헌2(일본 특허공개 평성 2-166821호 공보), 특허문헌3(일본 특허공개 평성 3-263910호 공보) 등 여러 가지 특허 출원이 이루어졌다.
도 14는, IIR디지털필터의 종래 일례를 나타낸 것이다. 도 14에서, 1은 가산회로, 2는 승산회로, 3은 지연회로이다. 입력신호는, 통상 2의 보수 신호(부호 첨부 신호)이다.
IIR디지털필터의 구성은 몇 가지 종류가 있는데, 도 14는 직접형II라 불리는 구성을 나타낸다. 또, 도 14는 분모 및 분자가 2차인 경우의 예를 나타내며, 그 전달함수는,
Figure 112009008433540-pct00001
.....(1)이 된다.
지연회로(3)는 1샘플시간의 시간지연을 부여하여, 승산회로(2)에 의해 각각의 출력에 각 계수를 승산하고, 승산회로(2)의 출력을 가산회로(1)에 의해 가산한다.
여기서, 승산회로(2)의 계수를 변경함으로써, 여러 가지 형식의 필터(LPF, HPF, BPF, BRF)를 실현하기가 가능해진다.
IIR디지털필터를 설계할 때는, 각 특성을 만족시키기 위한 연산의 비트수나 피드백 시스템의 안정성 등을 고려할 필요가 있다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나, 종래의 IIR디지털필터 등의 디지털필터에서는, 피드백 처리에 있어서, 1샘플(1클록주기)로 승산처리와 몇 가지 가산처리가 필요하므로 회로동작의 고속화를 방해한다는 문제가 있다.
또, 디지털필터의 차수가 많아지면, 승산회로 및 가산회로의 각 개수가 늘어 회로규모가 커진다는 문제가 있다.
본 발명은, 상기 종래의 과제를 해결하기 위하여 이루어진 것으로, 그 목적은 회로동작의 고속화 및 회로규모의 삭감이 가능한 디지털필터, 및 그 합성장치, 합성프로그램, 합성프로그램 기록매체를 제공하는 데 있다.
[과제를 해결하기 위한 수단]
이상의 목적을 달성하기 위하여, 본 발명에서는 디지털필터의 구성요소를, 복수의 승산회로와 복수의 가산회로를 포함하여 구성하는 것이 아닌, 이들과 동일 기능을 갖는 1개의 다입력 승산가산회로로 구성한다.
구체적으로 본 발명의 디지털필터는, 데이터를 기억하는 복수의 레지스터를 가지며, 1샘플별로 복수의 레지스터 데이터를 시프트시키는 시프트레지스터와, 입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산하고, 그 가산결과의 출력을 상기 시프트레지스터의 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로와, 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하며 그 승산결과 모두를 가산하고, 그 가산결과의 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로를 구비하는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 제 1 다입력 승산가산회로는, 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하여 복수의 부분곱을 생성하는 부분곱 생성회로와, 상기 입력신호와 상기 부분곱 생성회로의 출력을 입력으로 하며, 그 모든 입력신호를 가산하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 다입력 가산회로로 구성되는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 제 2 다입력 승산가산회로는, 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하여 복수의 부분곱을 생성하는 부분곱 생성회로와, 상기 부분곱 생성회로의 출력을 입력으로 하여 그 모든 입력신호를 가산하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 다입력 가산회로로 구성되는 것을 특징으로 한다.
본 발명의 디지털필터는, 데이터를 기억하는 복수의 레지스터를 가지며, 1샘플별로 복수의 레지스터 데이터를 시프트시키는 시프트레지스터와, 입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산한 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로를 구비하는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 제 1 다입력 승산가산회로는, 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하여 복수의 부분곱을 생성하는 부분곱 생성회로와, 상기 입력신호와 상기 부분곱 생성회로의 출력을 입력으로 하며, 그 모든 입력신호를 가산하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 다입력 가산회로로 구성되는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 제 1 및 제 2 다입력 승산가산회로는 각각 승산계수가 외부로부터 입력되는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 시프트레지스터는, 그 복수의 출력신호가 각각 외부제어신호에 기초하여 선택되는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 시프트레지스터는, 그 복수의 출력신호가 각각 외부제어신호에 기초하여 선택되는 것을 특징으로 한다.
본 발명의 디지털필터는, 2개의 신호를 입력으로 하여 데이터를 기억하는 2조의 복수 레지스터를 가지며, 1 샘플별로 상기 2조의 복수 레지스터 데이터를 각각 시프트시키는 시프트레지스터와, 입력신호와 상기 시프트레지스터의 2조의 복수 출력신호를 입력으로 하며, 이 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고, 이들 승산결과와 상기 입력신호 모두를 가산하며, 그 가산결과의 출력을 상기 시프트레지스터의 제 1 입력으로 하고, 상기 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고 이들 승산결과와 상기 입력신호 모두를 가산한 출력으로부터 반올림 처리를 위한 올림의 유무를 산출하고, 그 산출결과의 출력을 상기 시프트레지스터의 제 2 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로와, 상기 시프트레지스터의 복수 출력신호를 입력으로 하며, 이 복수 입력신호에 각각 계수를 승산하고 그 승산결과 모두를 가산한 출력을 디지털필터의 출력으로 하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로를 구비하는 것을 특징으로 한다.
본 발명의 디지털필터는, 2개의 신호를 입력으로 하여 데이터를 기억하는 2조의 복수 레지스터를 가지며, 1 샘플마다 상기 2조의 복수 레지스터 데이터를 각각 시프트시키는 시프트레지스터와, 입력신호와 상기 시프트레지스터의 2조의 복수 출력신호를 입력으로 하며, 이 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고, 이들 승산결과와 상기 입력신호 모두를 가산하며, 그 가산결과의 출력을 상기 시프트레지스터의 제 1 입력으로 하고, 상기 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고 이들 승산결과와 상기 입력신호 모두를 가산한 출력으로부터 반올림 처리를 위한 올림의 유무를 산출하고, 그 산출결과의 출력을 상기 시프트레지스터의 제 2 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로를 구비하는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 외부입력 제어신호에 기초하여 상기 입력신호에 소정의 처리를 행하도록 제어하고, 그 제어 후의 신호를 상기 제 1 다입력 승산가산회로에 출력하는 입력제어회로를 구비하며, 상기 제 1 다입력 승산가산회로는 승산계수가 외부로부터 입력되고, 상기 제 2 다입력 승산가산회로도 승산계수가 외부로부터 입력되는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 입력제어회로는, 외부입력 제어신호에 기초하여 입력신호의 비트 시프트처리를 행하는 비트 시프트회로로 구성되는 것을 특징으로 한다.
본 발명은 상기 디지털필터에 있어서, 상기 입력제어회로는, 입력신호를 서로 다른 비트 수만 비트 시프트하는 처리를 행하는 복수개의 비트 시프트회로와, 상기 복수의 비트 시프트회로의 출력을, 상기 외부입력 제어신호에 기초하여 선택하는 선택기로 구성되는 것을 특징으로 한다.
본 발명의 신호처리장치는, 상기 디지털필터를 구비하는 것을 특징으로 한다.
본 발명의 디지털필터의 합성장치는, 데이터를 기억하는 복수의 레지스터를 가지며, 1샘플마다 복수의 레지스터 데이터를 시프트시키는 시프트레지스터와, 입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산하고, 그 가산결과의 출력을 상기 시프트레지스터의 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로와, 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하며 그 승산결과 모두를 가산하고, 그 가산결과의 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로에 의하여, 디지털필터를 합성하는 것을 특징으로 한다.
본 발명의 디지털필터 합성 프로그램은, 컴퓨터에 디지털필터를 합성시키는 프로그램이며, 데이터를 기억하는 복수의 레지스터를 가지며, 1샘플별로 복수의 레지스터 데이터를 시프트시키는 시프트레지스터를 합성하는 단계와, 입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산하고, 그 가산결과의 출력을 상기 시프트레지스터의 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로를 합성하는 단계와, 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하며 그 승산결과 모두를 가산하고, 그 가산결과의 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로를 합성하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 디지털필터의 합성 프로그램 기록매체는, 상기 디지털필터 합성 프로그램을 기록하는 것을 특징으로 한다.
이상으로써, 본 발명의 디지털필터에서는, 구성요소로서 다입력 승산가산회로를 이용하므로 회로의 소형화가 가능하다. 더욱이, 다입력 승산가산회로는 고속화를 위한 파이프라인 처리가 가능하므로, 필터처리를 고속으로 행하기가 가능하다.
특히, 본 발명에서는, 승산계수가 외부로부터 입력되므로 필터의 특성을 가변으로 할 수 있어, 원하는 특성의 디지털필터를 간단히 얻을 수 있다.
또, 본 발명에서는, 시프트레지스터로부터의 복수 출력신호 중 임의의 몇 가지 출력신호를 선택할 수 있으므로 필터의 특성을 가변으로 할 수 있어, 소형이며 고속의 원하는 특성의 디지털필터를 얻을 수 있다.
또한, 본 발명에서는, 반올림 연산을 위한 올림처리를, 다입력 가산의 출력 시가 아닌 피드백 후의 다입력 승산 시에 실행하므로, 소형이며 더 한층 고속의 디지털필터를 간단히 얻을 수 있다.
더불어, 본 발명에서는, 입력제어회로가 입력신호에 대하여, 예를 들어 비트 시프트 등의 소정 처리를 실시할 수 있으므로, 외부 입력되는 승산계수의 최하위 비트 자리가 그 승산계수 사이에서 다를 경우라도 정확한 연산을 행할 수 있어, 정밀도 높으며 원하는 디지털필터를 실현할 수 있다.
또, 본 디지털필터의 합성장치, 합성 프로그램 및 그 기록매체에서는, 기술한 바와 같은 소형이며 고속인 디지털필터를 합성하기가 가능하다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 디지털필터의 구성요소로서 다입력 승산가산회로를 사용하므로 소형화가 가능함과 더불어, 처리속도를 올리기 위한 파이프라인 처리가 가능하므로, 고속의 디지털필터를 실현하기가 가능하다.
특히, 본 발명에서는 반올림연산을 위한 올림처리를, 다입력가산의 출력 시가 아닌, 피드백 후의 다입력 승산가산 시에 실행하도록 하므로 더 한층 고속의 디지털필터를 실현할 수 있다.
도 1은, 본 발명의 제 1 실시형태에 의한 IIR디지털필터의 구성을 나타낸 블록도이다.
도 2는, 본 발명의 제 1 실시형태에 의한 IIR디지털필터의 구체적 구성을 나타낸 블록도이다.
도 3은, 파이프라인 처리가 가능한 IIR디지털필터의 일례를 나타낸 도이다.
도 4의 (a)는 파이프라인 처리가 가능한 IIR디지털필터의 다른 일례를 나타낸 도이며, (b)는 (a)의 구성을 변형하여 출력을 2샘플 지연시킨 구성을 나타낸 도이다.
도 5는, 파이프라인 처리가 가능한 IIR디지털필터의 또 다른 일례를 나타낸 도이다.
도 6은, 본 발명의 제 1 실시형태의 IIR디지털필터 변형예를 나타낸 블록도이다.
도 7은, 본 발명의 제 2 실시형태의 IIR디지털필터 구성을 나타낸 블록도이다.
도 8은, 본 발명의 제 3 실시형태의 IIR디지털필터 구성을 나타낸 블록도이다.
도 9는, 본 발명의 제 3 실시형태의 IIR디지털필터에 구비하는 시프트레지스 터의 내부구성을 나타낸 도이다.
도 10은, 본 발명의 제 4 실시형태의 IIR디지털필터 구성을 나타낸 블록도이다.
도 11은, 본 발명의 제 5 실시형태의 IIR디지털필터 구성을 나타낸 블록도이다.
도 12는, 본 발명의 제 5 실시형태의 IIR디지털필터에 구비하는 입력제어회로의 내부구성을 나타낸 도이다.
도 13은, 본 발명의 제 5 실시형태의 IIR디지털필터에 구비하는 입력제어회로의 변형예를 나타낸 도이다.
도 14는, 종래의 IIR디지털필터 구성을 나타낸 블록도이다.
[부호의 설명]
1 : 가산회로 2 : 승산회로
3 : 지연회로 4, 4a : 제 1 다입력 승산가산회로
5 : 제 2 다입력 승산가산회로 6, 6a, 6b : 시프트레지스터
7, 7a : 부분곱 생성회로 8 : 다입력 가산회로
9 : 출력선택회로 10 : 올림 산출회로
11, 11a, 11b : 입력제어회로 12, 12a∼12N : 비트 시프트회로
13 : 선택기
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다.
(제 1 실시형태)
본 발명 제 1 실시형태의 IIR디지털필터에 대하여 도 1, 도 2, 도 3, 도 4, 도 5 및 도 6을 이용하여 설명한다.
도 1은 IIR디지털필터의 블록도이다. 도 1에 있어서, 4, 5는 다입력 승산가산회로, 6은 시프트레지스터이며, 내부에 복수의 레지스터(도시 생략)를 갖는다.
IIR디지털필터의 전달함수는 일반적으로,
Figure 112009008433540-pct00002
.....(2)로 표시된다.
도 14는, 직접형II라 불리는 구성으로, 분모 및 분자가 2차인 경우의 예를 나타내며, 전달함수는 상기 식(1)과 같이 된다.
IIR디지털필터는 도 14에 나타낸 바와 같이, 피드백 루프를 가지며, 1샘플(1클록 주기)에서 승산과 가산을 실행해야 한다. 이 1샘플(1클록 주기)에서의 승산과 가산 처리는, 처리속도를 올리기 위한 파이프라인 처리가 불가능하며, 이 때문에 회로동작의 고속화가 어려웠다. 또, 필터의 차수가 증가하면 전달함수의 분모와 분자의 탭수가 늘고, 하드웨어로서 승산회로와 가산회로가 증가하게 되어 회로규모의 소형화가 어려웠다.
도 1에 나타낸 IIR디지털필터는, 파이프라인 처리가 가능한 다입력 승산가산 회로(4, 5)가 사용되므로, 파이프라인 처리가 가능한 IIR디지털필터, 예를 들어 피드백 루프에서 2샘플(1클록 주기)로 승산과 가산을 행하는 IIR디지털필터 등의 경우에는, 피드백 루프 중의 다입력 승산가산회로(4)의 다입력 승산가산을 2단의 파이프라인 처리하여 회로의 처리속도를 올리기가 가능하다.
또, 종래의 IIR디지털필터와 같이 복수의 승산회로와 복수의 가산회로를 사용하지 않고, 복수 입력의 승산과 모든 가산을 행하는 다입력 승산가산회로(4, 5)를 사용함으로써, 회로규모의 소형화도 가능해진다. 또, 시프트레지스터(6)를 1개만 배치하여 공통화하는 것으로도 회로규모의 소형화를 도모할 수 있다.
도 2는, IIR디지털필터의 블록도이다. 도 2에서, 다입력 승산가산회로(4, 5) 내부구성의 일례를 나타낸다. 도 2에서 4, 5는 승산가산회로, 6은 시프트레지스터, 7은 다입력 승산가산회로(4, 5) 내에 배치된 부분곱 생성회로, 8은 다입력 승산가산회로(4, 5) 내에 배치된 다입력 가산회로다.
상기 다입력 승산가산회로(4, 5) 내부의 부분곱 생성회로(7)는, 복수의 입력에 각각 승산계수를 걸어 부분 곱을 생성한다. 이 부분곱 생성회로(7)는, 1비트 승산으로 부분 곱을 구하는 구성으로, 비트연산의 AND연산을 실행하는 것과 같다. 또, 다입력 승산가산회로(4, 5) 내부의 다입력 가산회로(8)는, 부분곱 생성회로(7)로부터의 복수 부분 곱 결과를 입력으로 하여 이들 입력의 가산을 실행하는 회로이며, 회로구성으로는, 월레이스 트리(Wallace Tree) 가산회로 등이 있다.
도 2에 나타낸 다입력 승산가산회로(4, 5)는, 회로의 처리속도를 올리기 위한 파이프라인 처리가 가능하므로 고속화가 가능하다. 또, 다입력의 승산과 가산 을 행하므로 회로규모도 작아진다. 따라서, 소형이며 고속의 IIR디지털필터가 가능하다.
도 3은, 도 1 및 도 2의 IIR디지털필터를 이용하여 파이프라인 처리가 가능한 IIR디지털필터의 일례를 나타낸 도이다. 도 3에서, 1은 가산회로, 2는 승산회로, 3은 지연회로이다.
IIR디지털필터의 1차 전달함수의 식을 다음에 나타낸다.
Figure 112009008433540-pct00003
.....(3)
도 3에 나타낸 회로는, IR디지털필터의 1차 전달함수 식(3)의 분모와 분자에 각각,
Figure 112009008433540-pct00004
.....(4)를 대입한 것이며, 변경 후의 전달함수 식은,
Figure 112009008433540-pct00005
.....(5)가 된다.
여기서, 전달함수의 분모 식에서는 Z-2항이 존재하며, Z-1항이 없고, 따라서 피드백 루프의 승산과 가산 처리를 2단 파이프라인 처리로 할 수 있으므로, 처리속도를 높이기가 가능하다.
도 4(a)는, 파이프라인 처리가 가능한 IIR디지털필터의 다른 예를 나타낸 것이다. 도 4(a)에 있어서, 1은 가산회로, 2는 승산회로, 3은 지연회로이다. 도 4(b)는, 도 4(a)의 출력을 2샘플(지연회로(3) 2개 양) 지연시킨 것이다.
도 4(a)에 나타낸 회로는, 도 14에 나타낸 종래 IIR디지털필터의 전달함수 식(1)의 분모 분자 각각에,
Figure 112009008433540-pct00006
.....(6)을 대입한 것이며, 변경 후의 전달함수 식은,
Figure 112009008433540-pct00007
.....(7)이 된다.
여기서, 전달함수의 분모 식에서 Z-1항이 없고, Z-2항이 존재하므로, 피드백 루프의 승산과 가산 처리를 2단 파이프라인 처리로 할 수 있으므로, 처리속도를 높이기가 가능하다.
또, 도 3 및 도 4에서, 수식의 변환을 실행하지 않고 직접 식(5)나 식(7)의 전달함수가 되는 계수를 구하여(근사시켜), 도 3과 도 4의 IIR디지털필터를 구성해도 된다.
도 5는, 파이프라인 처리가 가능한 IIR디지털필터의 또 다른 예를 나타낸 것이다. 도 5에 있어서, 1은 가산회로, 2는 승산회로, 3은 지연회로이다.
도 5의 IIR디지털필터는 도 4(b)의 회로와 같은 구성이며, 도 1에 나타낸 다입력 승산가산회로(4, 5)와 시프트레지스터의 블록으로 표시한 것이다. 이와 같은 구성으로 함으로써, 피드백 루프의 승산과 가산 처리에 있어서, 처리속도를 높이기 위한 파이프라인 처리가 가능해진다.
도 5에 나타낸 다입력 승산가산회로(4, 5)는, 5개의 승산기(2)와 1개의 가산기(1)로 구성하나, 그 내부구성은 도 2에 나타낸 부분곱 생성회로(7)와 다입력 가산회로(8)로 구성하는 것도 가능하다.
도 6은 IIR디지털필터의 다른 블록도를 나타낸다. 도 6에서 4는 다입력 가산회로, 6은 시프트레지스터이다.
도 6에 나타낸 IIR디지털필터는, 도 1의 제 2 다입력 승산가산회로(5)가 없는 구성으로, 피드백 처리만이 존재하고, 전달함수의 분모 항만으로 구성된다.
도 6에 나타낸 IIR디지털필터는, 파이프라인 처리가 가능한 다입력 승산가산회로(4)를 이용하므로, 회로의 처리속도를 높이기가 가능하다. 또, 종래의 IIR디지털필터와 같이 복수의 승산회로와 복수의 가산회로를 사용하지 않고, 복수의 입력으로 승산과 가산을 행하는 다입력 승산가산회로(4)를 이용하므로, 회로규모의 소형화도 가능하다.
본 실시형태에서 설명한 IIR디지털필터는, 각 분야의 디지털신호처리장치에도 사용 가능하다.
여기서, 본 실시형태에서는 IIR디지털필터에 대하여 설명했으나, 본 발명은 그 밖의 FIR디지털필터나, 피드백계 처리를 포함하는 필터에 적용하거나, 그 밖의 신호처리장치에도 사용이 가능함은 물론이다.
이와 같은 구성으로 함으로써, 본 실시형태에서는 다입력 승산가산회로로써 회로의 소형화가 가능하며, 또 고속화를 위한 파이프처리가 가능하므로 소형이며 고속의 IIR디지털필터를 실현할 수 있다.
(제 2 실시형태)
다음으로, 본 발명 제 2 실시형태의 IIR디지털필터에 대하여, 도 7을 이용하여 설명한다.
도 7은 IIR디지털필터의 블록도를 나타낸다. 도 7에서 4, 5는 다입력 승산가산회로, 6은 시프트레지스터, 7a는 부분곱 생성회로, 8은 다입력 가산회로이다.
도 7의 기본적인 회로구성은 제 1 실시형태의 도 2와 같다. 다른 점은, 부분곱 생성회로(7a)의 승산을 위한 계수의 외부입력이 가능한 점이다. 승산을 위한 계수의 외부입력이 가능하므로, 필터의 특성을 원하는 특성으로 가변화 할 수 있게 된다.
또, 도 7에 나타낸 다입력 승산가산회로(4, 5)는, 회로의 처리속도를 높이기 위한 파이프라인 처리가 가능하며, 다입력 승산과 가산을 행하므로 회로규모도 작 아진다. 따라서, 소형이며 고속의 IIR디지털필터가 실현 가능하다.
이와 같은 구성으로 함으로써, 필터의 특성을 원하는 특성으로 가변화 할 수 있음과 더불어, 다입력 승산가산회로로써 회로의 소형화가 가능하며, 또 고속화를 위한 파이프처리가 가능하므로 소형이며 고속의 IIR디지털필터를 실현할 수 있다.
(제 3 실시형태)
이어서, 본 발명 제 3 실시형태의 IIR디지털필터에 대하여 도 8 및 도 9를 이용하여 설명한다.
도 8은, IIR디지털필터의 블록도를 나타낸다. 도 8에서, 4, 5는 다입력 승산가산회로, 6a는 시프트레지스터, 7은 부분곱 생성회로, 8은 다입력 가산회로이다.
도 8의 기본적인 회로구성은 제 1 실시형태의 도 2와 같다. 다른 점은, 시프트레지스터(6a)로부터의 2조의 출력에 대하여 각 조별로, 그 조를 구성하는 복수의 출력 조합의 외부제어가 가능한 점이다.
본 실시형태에서는, 시프트레지스터(6a)로부터의 각 조 출력의 조합을 외부에서 제어하기가 가능하므로, 필터의 특성을 원하는 특성으로 가변화 할 수 있게 된다.
또, 시프트레지스터(6a)의 각 조 출력의 조합을 제어하기가 가능하므로, 회로의 처리속도를 높이기 위한 파이프라인 처리가 가능한 회로구성으로도 변경 가능하다.
도 9는, 본 제 3 실시형태의 시프트레지스터(6a) 내부구성을 나타낸 도이다. 도 9에서 3은 지연회로, 6a는 시프트레지스터, 9는 출력선택회로이다.
상기 시프트레지스터(6a)는, 도 8의 다입력 승산가산회로(4)의 출력과 외부의 출력제어신호를 입력으로 하여 2조의 출력신호를 출력한다. 1조의 출력신호는 전달함수 분모항의 계산을 위한 다입력 승산가산회로(4)의 입력이 되고, 다른 조의 출력신호는 전달함수 분자항의 계산을 위한 다입력 승산가산회로(5)의 입력이 된다. 출력선택회로(9)는, 시프트레지스터(6a)의 내부에 2개 존재하여, 외부의 출력제어신호에 따라 복수 개의 지연회로(3) 출력으로부터 몇 개의 출력신호를 선택하여 출력한다.
이와 같은 구성으로 함으로써, 다입력 승산가산회로(4, 5)에 의해 회로의 소형화가 가능하게 됨과 더불어, 고속화를 위한 파이프라인 처리가 가능하므로, 소형이며 고속의 IIR디지털필터를 실현할 수 있다.
(제 4 실시형태)
본 발명 제 4 실시형태의 IIR디지털필터에 대하여 도 10을 이용하여 설명한다.
도 10은, IIR디지털필터의 블록도를 나타낸다. 도 10에서, 4a, 5는 다입력 승산가산회로, 6b는 시프트레지스터, 7은 부분곱 생성회로, 8은 다입력 가산회로, 10은 올림산출회로이다.
IIR디지털필터의 전달함수 분모항의 계산을 위한 피드백 처리에서는, 통상 최종단의 가산에서 하위비트의 비트 컷 처리가 필요하다. 이 비트 컷 처리에는, 버림, 올림, 사사오입 등, 여러 가지 반올림처리의 방법이 있는데, 반올림처리 시 에 올림(1을 가하는 처리)이 필요한 경우, 최종단의 가산 후에 이 올림처리가 필요할 때는 반올림처리를 위한 연산시간이 길어진다는 문제가 발생한다. 올림처리는 1을 가하는 처리(one increment)이기 때문에, 하위비트에서 상위비트를 향해 자리올림(carry)이 발생하므로 연산시간이 길어진다.
도 10의 IIR디지털필터는, 올림처리를 최종단의 가산 후가 아닌, 다입력 승산가산회로(4a)의 부분곱 생성회로(7)에 의해 부분 곱을 생성할 때 동시에 올림처리를 한다. 이로써, 올림처리를 최종단의 가산 후에 실행하는 것보다 올림처리의 연산시간을 단축하기가 가능해진다.
도 10에서, 다입력 승산가산회로(4a) 내부의 올림산출회로(10)는, 다입력 가산회로(8)의 출력으로 반올림처리의 올림 유무를 산출하고, 올림이 있을 경우는 1을, 올림이 없을 경우는 0을 출력한다. 도 1의 시프트레지스터(6)는 다입력 승산가산회로(4) 내부의 다입력 가산회로(8)의 출력을 입력으로 했으나, 시프트레지스터(6b)는 승산가산회로(4a) 내부의 다입력 가산회로(8)의 출력을 제 1 입력으로 하고, 올림산출회로(10)의 출력을 제 2 입력으로 한다. 2개의 입력신호는, 시프트레지스터(6b)에 의하여 동일 타이밍으로 시프트되고 동일 출력타이밍으로 2조의 복수 출력신호가 되어, 승산가산회로(4a) 내부의 부분곱 생성회로(7)의 입력이 된다. 부분곱 생성회로(7)의 2조의 복수 입력신호 중, 올림용 복수 입력신호는 각각 상당하는 승산계수로 승산하여 올림용 부분곱을 생성한다.
본 실시형태에서는, 상기 제 1 실시형태의 IIR디지털필터에 비하여, 부분곱의 수는 증가하나 올림처리에서 자리올림이 발생하지 않으므로, 최종단의 가산 후 에 반올림처리를 위한 올림처리를 행하는 것보다 연산시간을 단축하기가 가능해진다.
도 10에 나타낸 IIR디지털필터는, 피드백 루프에서는 반올림처리를 행하고, 다입력 승산가산회로(5)로의 출력에서는 반올림처리를 행하지 않게 되나, 연산시간의 단축 면에서는 효과적이다.
이와 같은 구성으로 함으로써, 올림처리의 연산시간을 단축하기가 가능해진다. 더욱이, 기술한 바와 같이 다입력 승산가산회로(4a, 5)에 의해 회로의 소형화가 가능해지며, 또 고속화를 위한 파이프라인 처리가 가능해지므로, 소형이며 고속의 IIR디지털필터를 실현할 수 있다.
(제 5 실시형태)
이어서, 본 발명 제 5 실시형태의 IIR디지털필터에 대하여 도 11, 도 12 및 도 13을 이용하여 설명한다.
도 11은, IIR디지털필터의 블록도이다. 도 11에서 4, 5는 다입력 승산가산회로, 6은 시프트레지스터, 7a는 부분곱 생성회로, 8은 다입력 가산회로, 11은 입력제어회로이다.
도 11의 기본적인 회로구성은 상기 제 1 실시형태의 도 2와 같다. 다른 점은, 외부입력 제어신호에 의하여 입력제어회로(11)를 이용하여 입력신호를 제어할 수 있는 점과, 부분곱 생성회로(7a)의 승산을 위한 계수를 외부에서 입력할 수 있는 점이다.
승산을 위한 계수의 외부 입력이 가능하므로, 필터의 특성을 원하는 특성으 로 가변시킬 수 있게 된다.
승산을 위한 계수를 외부 입력할 때, 계수의 고정 소수점 위치가 다를 경우, 계수의 비트 폭이 고정일 때는 계수 최하위 비트의 자리(LSB: Less Significant Bit)가 달라지게 된다. 이 경우, 도 2와 같은 구성에서는, 입력신호의 자리(LSB)가 고정이므로 정확한 연산을 행할 수 없다. 이 과제를 해결하기 위하여 본 실시형태에서는, 도 11의 입력제어회로(11)에 의하여 입력신호의 자리(LSB)를 제어함으로써 정확한 연산을 행하기가 가능해진다.
도 12는, 도 11에서의 입력제어회로(11) 내부구성의 일례를 나타낸 도이다. 도 12에서 11a는 입력제어회로, 12는 비트 시프트회로이다. 외부입력 제어신호에 따라 비트 시프트회로(12)의 비트 시프트량을 제어한다. 이 때, 그 비트 시프트량은 도 11의 부분곱 생성회로(7a) 계수의 LSB에 대응시킨 비트 시프트량이다.
도 13은, 도 11의 입력제어회로(11) 내부구성의 다른 일례를 나타낸 도이다. 도 13에서 11b는 입력제어회로, 12a, 12b, 12N은 비트 시프트회로, 13은 선택기이다.
상기 복수의 비트 시프트회로(12a, 12b, 12N)는, 입력신호를 각각의 비트 시프트량으로 비트 시프트하는 회로이다. 이 때의 비트 시프트량은, 도 11의 부분곱 생성회로(7a)에 입력되는 각종 계수의 LSB에 대응시킨 비트 시프트량이다. 선택기(13)는, 외부로부터의 입력제어신호에 따라, 상기 복수 비트 시프트회로(12a, 12b, 12N)의 비트 시프트 출력 중, 부분곱 생성회로(7a)에 입력되는 실제 계수의 LSB에 대응한 비트 시프트량으로 설정된 비트 시프트회로의 비트 시프트 출력을 선 택한다.
이와 같은 구성으로 함으로써, 필터의 특성을 원하는 특성으로 가변화 할 수 있다. 더욱이, 전술한 바와 같이 다입력 승산가산회로에 의하여 회로의 소형화가 가능해짐과 더불어, 고속화를 위한 파이프라인 처리가 가능해지므로, 소형이며 고속의 IIR디지털필터가 실현된다.
이상, IIR디지털필터의 구성을 설명했으나, 본 발명은 이와 같은 구성을 갖는 IIR디지털필터를 합성하는 합성장치를 포함한다. 또한, 본 발명은 전술한 구성을 물리적으로 갖는 IIR디지털필터만이 아닌, 그와 같은 구성을 작성하는 디지털필터의 합성프로그램이나 그 합성프로그램을 기록한 기록매체도 포함한다.
이상 설명한 바와 같이, 본 발명의 디지털필터는, 파이프라인 처리가 가능한 다입력 승산가산회로를 이용함으로써, 소형이며 고속의 디지털필터의 실현이 가능하므로, 각종 디지털신호처리에서의 예를 들어, IIR디지털필터로서 유용함과 더불어, 광학식 기록정보장치 등이나, 통신 등의 용도 외에, 모든 디지털신호처리 연산장치에 적용 가능하다.

Claims (17)

  1. 데이터를 기억하는 복수의 레지스터를 가지며, 1샘플마다 복수의 레지스터 데이터를 시프트시키는 시프트레지스터와,
    입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산하고, 그 가산결과의 출력을 상기 시프트레지스터의 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로와,
    상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하며 그 승산결과 모두를 가산하고, 그 가산결과의 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로를 구비하는 것을 특징으로 하는 디지털필터.
  2. 제 1 항에 있어서,
    상기 제 1 다입력 승산가산회로는,
    상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하여 복수의 부분곱을 생성하는 부분곱 생성회로와,
    상기 입력신호와 상기 부분곱 생성회로의 출력을 입력으로 하며, 그 모든 입 력신호를 가산하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 다입력 가산회로로 구성되는 것을 특징으로 하는 디지털필터.
  3. 제 1 항에 있어서,
    상기 제 2 다입력 승산가산회로는,
    상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하여 복수의 부분곱을 생성하는 부분곱 생성회로와,
    상기 부분곱 생성회로의 출력을 입력으로 하여 그 모든 입력신호를 가산하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 다입력 가산회로로 구성되는 것을 특징으로 하는 디지털필터.
  4. 데이터를 기억하는 복수의 레지스터를 가지며, 1샘플마다 복수의 레지스터 데이터를 시프트시키는 시프트레지스터와,
    입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산한 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로를 구비하는 것을 특징으로 하는 디지털필터.
  5. 제 4 항에 있어서,
    상기 제 1 다입력 승산가산회로는,
    상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하여 복수의 부분곱을 생성하는 부분곱 생성회로와,
    상기 입력신호와 상기 부분곱 생성회로의 출력을 입력으로 하며, 그 모든 입력신호를 가산하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 다입력 가산회로로 구성되는 것을 특징으로 하는 디지털필터.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 다입력 승산가산회로는 각각 승산계수가 외부로부터 입력되는 것을 특징으로 하는 디지털필터.
  7. 제 1 항에 있어서,
    상기 시프트레지스터는,
    그 복수의 출력신호가 각각 외부제어신호에 기초하여 선택되는 것을 특징으로 하는 디지털필터.
  8. 제 4 항에 있어서,
    상기 시프트레지스터는,
    그 복수의 출력신호가 각각 외부제어신호에 기초하여 선택되는 것을 특징으로 하는 디지털필터.
  9. 2개의 신호를 입력으로 하여 데이터를 기억하는 2조의 복수 레지스터를 가지며, 1 샘플마다 상기 2조의 복수 레지스터 데이터를 각각 시프트시키는 시프트레지스터와,
    입력신호와 상기 시프트레지스터의 2조의 복수 출력신호를 입력으로 하며, 이 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고, 이들 승산결과와 상기 입력신호 모두를 가산하며, 그 가산결과의 출력을 상기 시프트레지스터의 제 1 입력으로 하고, 상기 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고 이들 승산결과와 상기 입력신호 모두를 가산한 출력으로부터 반올림 처리를 위한 올림의 유무를 산출하고, 그 산출결과의 출력을 상기 시프트레지스터의 제 2 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로와,
    상기 시프트레지스터의 복수 출력신호를 입력으로 하며, 이 복수 입력신호에 각각 계수를 승산하고 그 승산결과 모두를 가산한 출력을 디지털필터의 출력으로 하고, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로를 구비하는 것을 특징으로 하는 디지털필터.
  10. 2개의 신호를 입력으로 하여 데이터를 기억하는 2조의 복수 레지스터를 가지며, 1 샘플마다 상기 2조의 복수 레지스터 데이터를 각각 시프트시키는 시프트레지스터와,
    입력신호와 상기 시프트레지스터의 2조의 복수 출력신호를 입력으로 하며, 이 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고, 이들 승산결과와 상기 입력신호 모두를 가산하며, 그 가산결과의 출력을 상기 시프트레지스터의 제 1 입력으로 하고, 상기 시프트레지스터로부터의 2조의 복수 입력신호에 각각 계수를 승산하고 이들 승산결과와 상기 입력신호 모두를 가산한 출력으로부터 반올림 처리를 위한 올림의 유무를 산출하고, 그 산출결과의 출력을 상기 시프트레지스터의 제 2 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로를 구비하는 것을 특징으로 하는 디지털필터.
  11. 제 1 항에 있어서,
    외부입력 제어신호에 기초하여 상기 입력신호에 소정의 처리를 행하도록 제어하고, 그 제어 후의 신호를 상기 제 1 다입력 승산가산회로에 출력하는 입력제어 회로를 구비하며,
    상기 제 1 다입력 승산가산회로는 승산계수가 외부로부터 입력되고,
    상기 제 2 다입력 승산가산회로도 승산계수가 외부로부터 입력되는 것을 특징으로 하는 디지털필터.
  12. 제 11 항에 있어서,
    상기 입력제어회로는,
    외부입력 제어신호에 기초하여 입력신호의 비트 시프트처리를 행하는 비트 시프트회로로 구성되는 것을 특징으로 하는 디지털필터.
  13. 제 11 항에 있어서,
    상기 입력제어회로는,
    입력신호를 서로 다른 비트 수만 비트 시프트하는 처리를 행하는 복수개의 비트 시프트회로와,
    상기 복수의 비트 시프트회로의 출력을, 상기 외부입력 제어신호에 기초하여 선택하는 선택기로 구성되는 것을 특징으로 하는 디지털필터.
  14. 상기 청구항 1 기재의 디지털필터를 구비하는 것을 특징으로 하는 신호처리장치.
  15. 디지털필터를,
    데이터를 기억하는 복수의 레지스터를 가지며, 1샘플마다 복수의 레지스터 데이터를 시프트시키는 시프트레지스터와,
    입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산하고, 그 가산결과의 출력을 상기 시프트레지스터의 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로와,
    상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하며 그 승산결과 모두를 가산하고, 그 가산결과의 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로에 의하여 합성하는 것을 특징으로 하는 디지털필터의 합성장치.
  16. 컴퓨터에 디지털필터를 합성시키는 프로그램이 기록된 컴퓨터 판독 가능한 기록 매체로서,
    데이터를 기억하는 복수의 레지스터를 가지며, 1샘플마다 복수의 레지스터 데이터를 시프트시키는 시프트레지스터를 합성하는 단계와,
    입력신호와 상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 상기 시프트레지스터로부터의 복수의 입력신호에 각각 계수를 승산하며, 이들의 승산결과와 상기 입력신호 모두를 가산하고, 그 가산결과의 출력을 상기 시프트레지스터의 입력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 1 다입력 승산가산회로를 합성하는 단계와,
    상기 시프트레지스터의 복수 출력신호를 입력으로 하고, 이 복수의 입력신호에 각각 계수를 승산하며 그 승산결과 모두를 가산하고, 그 가산결과의 출력을 디지털필터의 출력으로 하며, 처리속도를 올리기 위한 파이프라인 처리가 가능한 제 2 다입력 승산가산회로를 합성하는 단계를 구비하는 것을 특징으로 하는 디지털필터의 합성 프로그램이 기록된 컴퓨터 판독 가능한 기록 매체.
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