JP2010021759A - デジタルフィルタ - Google Patents
デジタルフィルタ Download PDFInfo
- Publication number
- JP2010021759A JP2010021759A JP2008179981A JP2008179981A JP2010021759A JP 2010021759 A JP2010021759 A JP 2010021759A JP 2008179981 A JP2008179981 A JP 2008179981A JP 2008179981 A JP2008179981 A JP 2008179981A JP 2010021759 A JP2010021759 A JP 2010021759A
- Authority
- JP
- Japan
- Prior art keywords
- digital filter
- parallel
- output
- iir digital
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
【解決手段】時間T毎に遅延されたn(nは2以上の整数)個の入力データが並列に入力されると共に、時間T毎に遅延されたn個の出力データが並列に出力されるn個のIIRデジタルフィルタ10〜1(nー1)を有し、n個のIIRデジタルフィルタ10〜1(nー1)は、各IIRデジタルフィルタが夫々有する遅延素子の出力結果を互いに入力するように構成されている。ここで、上記遅延素子は、nサンプル期間の遅延量を与えるものとする。
【選択図】図1
Description
この1Dタイプ2次IIRデジタルフィルタでは、入力データS(mT)(m:自然数)が加算器1001に入力され、加算器1001によって演算結果Q(mT)が得られる。このQ(mT)に遅延素子1002及び1003で時間T(=1/Fs)の遅延を与えた遅延データQ(mT−T)、Q(mT−2T)は、それぞれ乗算器1004、1005で−b1倍(−b1×Q(mT−T))、−b2倍(−b2×Q(mT−2T))され、加算器1001で入力データS(mT)と加算される。
Q(mT)=S(mT)+(−b1×Q(mT−T))+(−b2×Q(mT−2T)) ………(1)
P(mT)=(a0×Q(mT))+(a1×Q(mT−T))+(a2×Q(mT−2T)) ………(2)
さらに、図9に示すIIRデジタルフィルタの伝達関数H(z)は、次式で表される。
また、従来のデジタルフィルタとして、図10に示すような、2Dタイプ2次IIRデジタルフィルタが知られている(例えば、非特許文献1、特許文献2参照)。このIIRデジタルフィルタの伝達関数も上記(3)式で表され、図9に示す1Dタイプ2次IIRデジタルフィルタと同じフィルタ特性が得られる。
また、図9の1Dタイプ、図10の2Dタイプ、図11の3Dタイプで表される2次IIRデジタルフィルタはバイクワッド回路と呼ばれ、縦続あるいは並列に接続してより高次のフィルタ特性を実現するための基本区間として用いられる。
1Dタイプのバイクワッド回路で構成された並列接続例を図13に示す。この図13に示す例では、5000から500iまでi+1個の1Dタイプのバイクワッド回路が並列接続され、2×(i+1)次または((2×(i+1))−1)次のフィルタ特性となる。
尾知博著、「シミュレーションで学ぶディジタル信号処理」、CQ出版社、2004年2月
図9の遅延素子1002、1003、図10の遅延素子2004、2005、図11の遅延素子3001、3002、3007、3008はそれぞれ時間Tの遅延を与える基本要素であるため、各演算はT以内に結果の確定が行われていなければならない。しかし、加算器、乗算器などの実際の演算回路には構成する素子の遅延(素子遅延)が存在する。演算が複雑であるほど、また、高速化により動作周波数Fsが高くなり時間Tが短くなるほど、この素子遅延が深刻な問題となる。さらに、演算するbit数が大きいほど素子遅延が増大する傾向がある。
さらに、図11の3DタイプIIRデジタルフィルタにおいては、入力データS(mT)から乗算器3003、加算器3006を経て遅延素子3007までの経路、遅延素子3001の出力から乗算器3004、加算器3006を経て遅延素子3007までの経路、遅延素子3002の出力から乗算器3005、加算器3006を経て遅延素子3007まで経路の3種類の経路が最も計算結果の素子遅延が問題となる。
これを解決するために、高速な演算が可能な加算器や乗算器を用いることが考えられるが、これにも限界があり、素子遅延の問題の根本的解決とはならない。
そこで、本発明は、素子遅延の問題を解決し、高速演算処理可能なIIRデジタルフィルタを提供することを目的としている。
これにより、動作周波数を従来型と比較して1/nまで低速にすることができる。遅延素子は、それぞれ時間nT(Tは1サンプリング時間)の遅延を与えるものであるため、各演算は時間nT以内に結果の確定を行えばよいことになる。したがって、演算が複雑であったり、高速化によって時間Tが短かったりする場合であっても、演算結果に悪影響を及ぼすことはない。このように、デジタルフィルタを構成する素子の遅延(素子遅延)の問題を解決し、高速演算処理を可能とすることができる。
これにより、高次のフィルタ特性を得ることができる。
また、本発明に係るデジタルフィルタは、上記において、前記演算回路の前段に、入力シリアルデータをシリアル−パラレル変換して、前記所定時間毎に遅延されたn個の入力データを出力するシリアル−パラレル変換回路を備えることを特徴としている。
さらにまた、本発明に係るデジタルフィルタは、上記において、前記演算回路から出力される前記所定時間毎に遅延されたn個の出力データをパラレル−シリアル変換して、出力シリアルデータを出力するパラレル−シリアル変換回路を備えることを特徴としている。
図1は、本発明の実施形態に係るデジタルフィルタを示す図である。
本実施形態のデジタルフィルタは、並列に並ぶn(nは2以上の整数)個のIIR(無限インパルス応答)デジタルフィルタ10、11、…、1(n−1)からなる演算回路を備える。
図2は、並列処理数n=2とした1Dタイプ2次IIRデジタルフィルタの構成を示す図である。
図2に示すように、並列演算部20は加算器201、遅延素子202、乗算器203,204,205,206,207、加算器208を備え、並列演算部21は加算器211、遅延素子212、乗算器213,214,215,216,217、加算器218を備えている。
入力データU(mT)は並列演算部20の加算器201に入力され、加算器201によって演算結果X(mT)が出力される。このX(mT)に遅延素子202で時間2T(=2/Fs)の遅延を与えた遅延データX(mT−2T)は、乗算器203で−b2倍され、加算器201で入力データU(mT)と加算される。さらに、並列演算部20には並列演算部21から上記演算結果M1(0)として加算器211の演算結果X(mT−T)が入力されるようになっており、X(mT−T)は乗算器204で−b1倍され、加算器201で入力データU(mT)と加算される。
入力データU(mT−T)は、並列演算部21の加算器211に入力される。X(mT−T)に遅延素子212で時間2Tの遅延を与えた遅延データX(mT−3T)は、乗算器213で−b2倍され、加算器211で入力データU(mT−T)と加算される。さらに、並列演算部21には並列演算部20から上記演算結果M0(1)として遅延素子202の演算結果X(mT−2T)が入力されるようになっており、X(mT−2T)は乗算器214で−b1倍され、加算器211で入力データU(mT−T)と加算される。
このように、並列演算部20の遅延素子202および並列演算部21の遅延素子212は、時間Tではなく、2倍の時間2Tの遅延を与える遅延素子である。即ち動作周波数はFs/2となる。
並列演算部20の入力データU(mT)は、並列演算部21の入力データU(mT−T)より時間Tだけ新しい入力データである。
図2のY(mT)及びM0(1)は前述した図1のY(mT)及びM0(1)に相当し、最も新しい演算結果である。同様に図2のY(mT−T)及びM1(0)はn=2とすると、前述した図1のY(mT−(n−1)T)及びM(n−1)(0)に相当し、最も古い演算結果となる。
X(mT)=U(mT)+(−b1・M1(0))+(−b2・X(mT−2T)) ………(4)
X(mT−T)=U(mT−T)+(−b1・M0(1))+(−b2・X(mT−3T)) ………(5)
ここで、M0(1)=X(mT−2T)、M1(0)=X(mT−T)であるので、これらをそれぞれ上記(4)及び(5)式に代入して、
X(mT)=U(mT)+(−b1・X(mT−T))+(−b2・X(mT−2T)) ………(6)
X(mT−T)=U(mT−T)+(−b1・X(mT−2T))+(−b2・X(mT−3T)) ………(7)
を得る。
Y(mT)=a0・X(mT)+a1・X(mT−T)+a2・X(mT−2T) ………(8)
Y(mT−T)=a0・X(mT−T)+a1・X(mT−2T)+a2・X(mT−3T) ………(9)
ここで、図9に示す従来の1Dタイプ2次IIRデジタルフィルタにおける演算結果Q(mT)および最終的な演算結果P(mT)は、それぞれ次式で表される。
P(mT)=(a0×Q(mT))+(a1×Q(mT−T))+(a2×Q(mT−2T)) ………(11)
したがって、入力データU(mT)が、図9の入力データS(mT)と全く同一のデータであり、S(mT)=U(mT)、S(mT−T)=U(mT−T)、…、S(mT−(n−1)T)=U(mT−(n−1)T)であるとすると、前記(10)式と前記(6)式との比較、及び前記(11)式と前記(8)式との比較により、図2に示す1Dタイプ2次IIRデジタルフィルタは、図9に示す従来の1Dタイプ2次IIRデジタルフィルタと同じ結果が得られることがわかる。即ち、Y(mT)=P(mT)となる。
Q(mT−T)=U(mT−T)+(−b1・Q(mT−2T))+(−b2・Q(mT−3T)) ………(12)
となる。
したがって、前記(7)式と前記(12)式との比較により、入力データU(mT)と入力データS(mT)とが同一のデータであれば、X(mT−T)=Q(mT−T)であることがわかる。
また、前記(10)式より、mTの1周期前の最終的な演算結果P(mT−T)は、
P(mT−T)=(a0・Q(mT−T))+(a1・Q(mT−2T))+(a2・Q(mT−3T)) ………(13)
となる。
本実施形態では、上記演算結果Y(mT−T)とY(mT)とは同時に最終結果として出力されるが、Y(mT)を最新の演算結果、Y(mT−T)を時間T前の演算結果として扱うことで、動作周波数Fsで動作する図9の従来型1Dタイプ2次IIRデジタルフィルタと同じ演算結果が得られることになる。
この第2の実施形態は、前述した第1の実施形態において、1Dタイプ2次IIRデジタルフィルタを適用しているのに対し、2DタイプIIRデジタルフィルタを適用するようにしたものである。
図3は、並列処理数n=2とした2Dタイプ2次IIRデジタルフィルタの構成を示す図である。
この図3に示すように、並列演算部30は乗算器300,301,302、加算器303、遅延素子304、加算器305、乗算器306,307,308,309を備え、並列演算部31は乗算器310,311、遅延素子312、加算器313、遅延素子314、加算器315、乗算器316、遅延素子317を備えている。
本実施形態の2Dタイプ2次IIRデジタルフィルタは、入力データU(mT)と、mTの1周期前の入力データU(mT−T)とを並列入力し、時間2T毎にY(mT)とY(mT−T)とを同時に出力する。このとき、Y(mT)を最新の演算結果、Y(mT−T)を1周期前の演算結果として扱うことで、動作周波数Fsで動作する前述した図10の従来型2Dタイプ2次IIRデジタルフィルタと同じ演算結果が得られる。
なお、上記第2の実施形態においては、図3に示すように、遅延素子312,317を並列演算部31に設ける場合について説明したが、遅延素子312,317を並列演算部30に設けても同様の結果が得られる。
この第3の実施形態は、前述した第1の実施形態において、1Dタイプ2次IIRデジタルフィルタを適用しているのに対し、3DタイプIIRデジタルフィルタを適用するようにしたものである。
図4は、並列処理数n=2とした3Dタイプ2次IIRデジタルフィルタの構成を示す図である。
この図4に示すように、並列演算部40は遅延素子401、乗算器402,403,404、加算器405、乗算器406,407、遅延素子408を備え、並列演算部41は遅延素子411、乗算器412,413,414、加算器415、乗算器416,417、遅延素子418を備えている。
本実施形態の3Dタイプ2次IIRデジタルフィルタは、入力データU(mT)と、mTの1周期前の入力データU(mT−T)とを並列入力し、時間2T毎にY(mT)とY(mT−T)とを同時に出力する。このとき、Y(mT)を最新の演算結果、Y(mT−T)を1周期前の演算結果として扱うことで、動作周波数Fsで動作する前述した図11の従来型3Dタイプ2次IIRデジタルフィルタと同じ演算結果が得られる。
この第4の実施形態は、前述した第1の実施形態における1Dタイプ2次IIRデジタルフィルタをバイクワッド回路として使用するようにしたものである。
図5は、1Dタイプのバイクワッド回路を縦続接続した例を示す図である。
この図5に示すように、本実施形態では、i+1個(i:自然数)のバイクワッド回路50〜5iが縦続に接続されているものとする。ここで、バイクワッド回路50〜5iは、前述した図2と同じクロスタップを実施した、並列処理数n=2の1Dタイプのバイクワッド回路を適用している。即ち動作周波数はFs/2となる。
また、M00(1)、M10(0)はバイクワッド回路50のクロスタップを、M01(1)、 M11(0)はバイクワッド回路51のクロスタップを表している。また、M0i(1)、 M1i(0)はバイクワッド回路5iのクロスタップを表している。
そして、本実施形態のデジタルフィルタは、図12で示した従来型の1Dタイプバイクワッド回路を縦続接続した構成と同じく、2×(i+1)次または((2×(i+1))−1)次のフィルタ特性となる。
なお、上記第4の実施形態においては、バイクワッド回路として第1の実施形態に示す1Dタイプ2次IIRデジタルフィルタを適用する場合について説明したが、これに代えて、第2の実施形態に示す2Dタイプ2次IIRデジタルフィルタや、第3の実施形態に示す3Dタイプ2次IIRデジタルフィルタを適用することもできる。
この第5の実施形態は、前述した第4の実施形態において、クロスタップを実施したバイクワッド回路を縦続に接続しているのに対し、クロスタップを実施したバイクワッド回路を並列に接続するようにしたものである。
この図6に示すように、本実施形態では、i+1個のバイクワッド回路60〜6iが並列に接続されているものとする。バイクワッド回路60〜6iは、前述した図2と同じクロスタップを実施した、並列処理数n=2の1Dタイプのバイクワッド回路である。即ち動作周波数はFs/2となる。
入力データU(mT)は入力データU(mT−T)より時間Tだけ新しい入力データである。
図6示すデジタルフィルタは、時間2T毎にY(mT)とY(mT−T)とを同時に出力する。このとき、Y(mT)を最新の演算結果、Y(mT−T)を1周期前の演算結果として扱うことで、動作周波数Fsで動作する前述した図13の従来型の1Dタイプ並列接続IIRデジタルフィルタと同じ演算結果が得られる。
このように、上記第5の実施形態では、クロスタップを実施したバイクワッド回路を並列に接続することで、高次のフィルタ特性を実現することができる。
この第6の実施形態は、前述した第1〜第5の実施形態における演算回路の前段及び後段に、データ転送を行うための回路を追加したものである。
図7は、第6の実施形態におけるデジタルフィルタの構成を示す図である。
この図7に示すように、本実施形態のデジタルフィルタは、シリアル−パラレル変換器70、n個の並列演算器を備えたIIRデジタルフィルタ(演算回路)71、パラレル−シリアル変換器72を備えている。
シリアル−パラレル変換器70及びパラレル−シリアル変換器72には、各々の動作クロックとなる、周波数Fsのクロック信号SCLKが入力される。
そして、シリアル−パラレル変換器70は、入力シリアルデータS(mT)をシリアル−パラレル変換し、クロック信号PCLKに同期してn個の並列入力データU(mT)〜U(mT−(n−1)T)をIIRデジタルフィルタ71に出力する。
IIRデジタルフィルタ71からは、クロック信号PCLKに同期して、演算結果Y(mT)〜Y(mT−(n−1)T)が同時に出力される。ここで、Y(mT)は最も新しい演算結果、Y(mT−T)〜Y(mT−(n−2)T)は時間的に中間の演算結果、Y(mT−(n−1)T)は最も古い演算結果となる。
図8は、並列処理数n=2とした場合の動作タイミングを示す図である。
ここで、クロック信号SCLKの周波数はFsであり、並列処理数n=2なのでクロック信号PCLKの周波数はFs/2である。
シリアル−パラレル変換器70は、図8のS(mT)に示すように、クロック信号SCLKに同期してSj(j:自然数)を入力データとして入力する。入力されたS0,S1は、シリアル−パラレル変換器70によってシリアル−パラレル変換され、クロック信号PCLKに同期してU(mT−T)、U(mT)として同時に出力される。
パラレル−シリアル変換器72は、この演算結果Y(mT),Y(mT−T)をパラレル−シリアル変換し、クロック信号SCLKと同期してY0に対応する演算結果Y(mT−T)を先、Y1に対応するY(mT)を後に出力する。即ち、入力S(mT)と同じ転送レートで出力P(mT)を得ることができる。
このように、上記第6の実施形態では、動作周波数Fs/nで動作するIIRデジタルフィルタの入力側に動作周波数Fsで動作するシリアル−パラレル変換器、出力側に動作周波数Fsで動作するパラレル−シリアル変換器を夫々備えるので、動作周波数Fsで動作する従来のIIRデジタルフィルタと同一の演算結果を得ることができる。
また、上記第6の実施形態においては、シリアル−パラレル変換器70とパラレル−シリアル変換器72の両方を備える場合について説明したが、どちらか一方のみを備えるようにしてもよい。IIRデジタルフィルタ71の入力側にシリアル−パラレル変換器70を設置すれば、入力シリアルデータS(mT)から、時間T毎に遅延されたn個の並列した入力データU(mT)〜U(mT−(n−1)T)を時間nT毎に生成することができるし、IIRデジタルフィルタ71の出力側にパラレル−シリアル変換器72を設置すれば、IIRデジタルフィルタ71から時間nT毎に同時に出力される出力データY(mT)〜Y(mT−(n−1)T)を、時間T毎に最も古いデータから順番に出力することができる。
20,21 1Dタイプ2次IIRデジタルフィルタ
30,31 2Dタイプ2次IIRデジタルフィルタ
40,41 3Dタイプ2次IIRデジタルフィルタ
50〜5i,60〜6i バイクワッド回路
70 シリアル−パラレル変換器
71 IIRデジタルフィルタ(演算回路)
73 パラレル−シリアル変換器
Claims (5)
- 所定時間毎に遅延されたn(nは2以上の整数)個の入力データが並列して入力されると共に、前記所定時間毎に遅延されたn個の出力データが並列して出力される演算回路を備え、前記演算回路は、前記入力データが夫々入力されると共に前記出力データが夫々出力されるn個のIIRデジタルフィルタを有し、当該n個のIIRデジタルフィルタは、各IIRデジタルフィルタが夫々有する遅延素子の出力結果を互いに入力するように構成されていることを特徴とするデジタルフィルタ。
- 前記遅延素子は、nサンプル期間の遅延量を与えるものであることを特徴とする請求項1に記載のデジタルフィルタ。
- 前記n個のIIRデジタルフィルタは、夫々複数のバイクワッド回路を縦続あるいは並列に接続した構成であることを特徴とする請求項1又は2に記載のデジタルフィルタ。
- 前記演算回路の前段に、入力シリアルデータをシリアル−パラレル変換して、前記所定時間毎に遅延されたn個の入力データを出力するシリアル−パラレル変換回路を備えることを特徴とする請求項1〜3の何れか1項に記載のデジタルフィルタ。
- 前記演算回路から出力される前記所定時間毎に遅延されたn個の出力データをパラレル−シリアル変換して、出力シリアルデータを出力するパラレル−シリアル変換回路を備えることを特徴とする請求項1〜4の何れか1項に記載のデジタルフィルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008179981A JP5102710B2 (ja) | 2008-07-10 | 2008-07-10 | デジタルフィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008179981A JP5102710B2 (ja) | 2008-07-10 | 2008-07-10 | デジタルフィルタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010021759A true JP2010021759A (ja) | 2010-01-28 |
JP5102710B2 JP5102710B2 (ja) | 2012-12-19 |
Family
ID=41706234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008179981A Active JP5102710B2 (ja) | 2008-07-10 | 2008-07-10 | デジタルフィルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5102710B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018503993A (ja) * | 2014-11-04 | 2018-02-08 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー.ファオ | 出力信号を送信するための送信手段、出力信号を受信するための受信手段およびそれらを送受信するための方法 |
-
2008
- 2008-07-10 JP JP2008179981A patent/JP5102710B2/ja active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018503993A (ja) * | 2014-11-04 | 2018-02-08 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー.ファオ | 出力信号を送信するための送信手段、出力信号を受信するための受信手段およびそれらを送受信するための方法 |
US10355892B2 (en) | 2014-11-04 | 2019-07-16 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Transmitting means for transmitting an output signal, receiving means for receiving an output signal, and methods for transmitting and receiving the same |
Also Published As
Publication number | Publication date |
---|---|
JP5102710B2 (ja) | 2012-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7344365B2 (ja) | デジタル回路で実現される補間フィルタシステム | |
US10367477B2 (en) | Sparse cascaded-integrator-comb filters | |
JP2007166535A5 (ja) | ||
JP2007067646A (ja) | サンプリングレート変換方法及びその回路 | |
KR101008782B1 (ko) | 디지털필터, 그 합성장치, 및 합성프로그램이 기록된 컴퓨터 판독 가능한 기록매체 | |
JP5102710B2 (ja) | デジタルフィルタ | |
CN104348446A (zh) | 一种实现fir滤波的方法和滤波装置 | |
JP3668780B2 (ja) | Firフィルタ | |
WO2006134688A1 (ja) | 補間処理回路 | |
Mirković et al. | IIR digital filters with critical monotonic pass-band amplitude characteristic | |
JPWO2004008637A1 (ja) | デジタルフィルタの設計方法、デジタルフィルタ設計用プログラム、デジタルフィルタ | |
WO2007102611A1 (ja) | 補間関数生成回路 | |
WO2005002051A1 (ja) | デジタルフィルタ | |
JP2007267204A (ja) | フィルタ装置 | |
JP4295234B2 (ja) | Fir型デジタルフィルタ | |
Sahour et al. | FPGA implementation of Daubeshies polyphase-decimator filter | |
Khanam et al. | Design and implementation of ALU-based FIR filter | |
Thiagarajan et al. | A Novel Recursive Filter Realization of Discrete Time Filters | |
WO2005078924A1 (ja) | 周波数成分分離フィルタ、方法およびプログラム | |
JP4243473B2 (ja) | Firディジタルフィルタ | |
Danninger | Architectural Exploration of Arbitrary Sampling Rate Converters/Author Matthias Danninger, BSC | |
JP4586114B1 (ja) | 積和演算装置 | |
JP2008033473A (ja) | 積和演算回路 | |
Alle et al. | Implementation of two parallel FIR filter structure using LUT less DA | |
JP2009124306A (ja) | 積和演算器およびデジタルフィルタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120925 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120928 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151005 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5102710 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |