JPH09167943A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 マスタクロックの周波数に限定されることな
く、サンプリング周期内の畳み込み演算が処理できるデ
ィジタルフィルタを提供する。 【解決手段】 ２（＝ｍ）個の２５６（＝ｎ）段シフト
レジスタ１０３，１０４と、２個の２５５（＝ｎ−１）
段シフトレジスタ１０１，１０２とを用いて、畳み込み
演算を並列に処理するとともに、２個の２５６段シフト
レジスタ１０３，１０４を用いて係数値分布を２５６個
づつ分割して、その係数値を最適値に再量子化すること
により、少ないビット数で、それぞれの係数ＲＯＭ４０
１，４０２を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル的にフ
ィルタリング、特にデシメーションを行なうディジタル
フィルタに関するものである。

【０００２】

【従来の技術】従来から、入力信号に対してディジタル
的にフィルタリング、特にデシメーションを行なうため
に、特開昭６３−３１４０１４号公報に開示されている
ように、シフトレジスタを用いたディジタルフィルタ
（以下、ＤＦと呼ぶ）が利用されている。

【０００３】従来のシフトレジスタを用いたＤＦについ
て、以下に説明する。図７は従来のＤＦの構成を表すブ
ロック図である。従来のＤＦは、図７に示すように、入
力されたデータを記憶し所定の順に出力するレジスタ回
路１１と、レジスタ回路１１の出力を入力とする双方向
シフトレジスタ１４と、双方向シフトレジスタ１４から
出力されるデータを記憶し所定の順に出力するレジスタ
回路１２と、入力信号を１段遅延させて出力する１段シ
フトレジスタ１３と、レジスタ回路１１、１２の出力を
加算する加算器１６と、フィルタ係数を記憶しておく係
数メモリ（係数ＲＯＭ）１８と、加算器１６の出力と係
数ＲＯＭ１８の出力とを乗ずる乗算器１７と、乗算器１
７の出力を累積加算する累算器１９とによって構成され
ている。

【０００４】以上のように構成されたＤＦについて、そ
の動作を以下に説明する。図８は双方向シフトレジスタ
１４の一構成例である。図８において、２１（２１ａ、
２１ｂ、・・、２１ｎ）はレジスタであり、クロックに
同期して入力を出力して保持する。２２（２２ａ、２２
ｂ、・・、２２ｎ）はセレクタであり、２入力データの
うち１データを選択して出力する。

【０００５】次に、図８に示す双方向シフトレジスタ１
４の動作について説明する。図８において、セレクタ信
号の指示に従って各セレクタ２２が上側の入力データを
選択しているとき、各レジスタ２１は上から下の順に接
続され、最下部のレジスタ２１ｎの出力信号が出力され
る。ここで、レジスタ２１の個数だけのデータが入力さ
れたとき、セレクタ信号の指示に従って各セレクタ２２
の入力データの選択を下側に切り換えると、各レジスタ
２１の接続は下から上の順となるため、入力されたデー
タをその入力とは逆の順番で出力することできる。この
ようにして、双方向シフトレジスタ１４は、入力された
データをレジスタ２１の個数ずつそのデータを逆の順番
で出力する。

【０００６】図７に示す従来のＤＦ回路について、デー
タの流れの一例としてｎ＝８の場合を図９に示して説明
する。ここでは、入力からレジスタ回路１１、１２の出
力までを示した。また、見やすくするために、レジスタ
回路１１、１２を半分ずつ縦に記している。なお、双方
向シフトレジスタ１４は除いている。

【０００７】図９に示す数字はデータを表し、数値の大
きいものが新しいデータである。図９（ａ）では、セレ
クタ１５ａによって新しいデータ１７がレジスタ回路１
１に入力され、またセレクタ１５ｂによって双方向シフ
トレジスタ１４の出力データ１１がレジスタ回路１２に
入力されている。１クロック後には、これらの入力がレ
ジスタ回路１１、１２に取り込まれると同時に、セレク
タ１５ａ、１５ｂによって、レジスタ回路１１、１２は
それぞれループ状に接続される。この様子を図９（ｂ）
に示す。

【０００８】以後、このループが２クロックにわたって
維持され、図９（ｃ）、（ｄ）に示すようにシフトして
いく。図９（ｄ）の１クロック後には、図９（ｅ）に示
すように、再びセレクタ１５ａによって図９（ａ）と同
じ接続に切り替わり、新しいデータ１８がレジスタ回路
１１に入力され、またセレクタ１５ｂによって双方向シ
フトレジスタ１４の出力データ１０がレジスタ回路１２
に入力される。さらに１クロック後には、図９（ｆ）に
示すように、これらの入力がレジスタ回路１１、１２に
取り込まれ、レジスタ回路１１、１２はループ状に接続
される。

【０００９】以後、このループが２クロックにわたって
維持され、図９（ｇ）、（ｈ）に示すようにシフトして
いく。このようにして４クロック周期で新しいデータの
取り込みを繰り返す。図９（ｈ）から１クロック後の様
子を図９（ｉ）に、さらに４クロック後の様子を図９
（ｊ）に示す。

【００１０】ここで、レジスタ回路１２の入力データに
注目すると、データ１１、１０、１３、１２・・・とな
っており、２データ周期で逆順に並んでいる。これらの
データのうち、例えば図９（ｉ）、（ｊ）のときのデー
タ１３、１２は、図９（ｂ）、（ｆ）のときのレジスタ
回路１１の出力データ１２、１３を逆順に並べたもので
あるから、レジスタ回路１１から出力されたこれらのデ
ータ１２、１３を双方向シフトレジスタ１４に取り込ん
で、２データ周期で逆順に出力すればよい。

【００１１】以上の動作におけるタイミングを示す波形
図を図１０に示す。図１０で波形Ｈ１はレジスタ回路１
１、１２のクロック、波形Ｈ２はセレクタ１５ａ，１５
ｂを切り換えるセレクト信号、波形Ｈ３は双方向シフト
レジスタ１４のクロック、波形Ｈ４は双方向シフトレジ
スタ１４の各セレクタ２２を切り換えるシフト方向信号
である。なお、波形Ｈ１、Ｈ３は、その立ち上がりのと
きに、それぞれに対応するレジスタを動作させるもので
ある。

【００１２】さて、ここでレジスタ回路１１、１２から
出力される２個のデータは、図９から明らかなように、
図９（ａ）から図９（ｈ）にわたる８通りの総てについ
て、中心対称な位置にある。従って、中心対称なフィル
タ係数の場合は、これら２データを加算器１６で加算し
た後に、乗算器１７で係数ＲＯＭ１８のフィルタ係数を
乗ずることができ、乗算回数を８回（＝ｎ）とすること
ができる。

【００１３】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来のディジタルフィルタでは、サンプリング周期
内に演算できる畳み込み演算数が、シフトレジスタを動
作させるマスタクロックの周波数の２倍以内に限定され
てしまうという問題点を有していた。

【００１４】本発明は、上記従来の問題点を解決するも
ので、サンプリング周期内の畳み込み演算を、その演算
数がシフトレジスタを動作させるマスタクロックの周波
数に限定されることなく、処理することができるディジ
タルフィルタを提供する。

【００１５】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の請求項１に記載のディジタルフィルタ
は、ｍおよびｎを整数として、入力されたディジタル信
号を、そのサンプリング周波数のｎ倍の周波数を持つク
ロックに同期して、（ｎ−１）クロックの期間遅延して
得た（ｎ−１）遅延信号を出力する第１から第ｍの（ｎ
−１）段シフトレジスタと、入力されたディジタル信号
を、前記クロックに同期して、ｎクロックの期間遅延し
て得たｎ遅延信号を出力する第１から第ｍのｎ段シフト
レジスタと、第ｍの（ｎ−１）段シフトレジスタから出
力された（ｎ−１）遅延信号を、前記サンプリング周波
数に基づくサンプリング周期の期間に取り込むと同時
に、１つ前のサンプリング周期期間に取り込んだ（ｎ−
１）遅延信号を、その取り込み時とは逆の順序にして第
ｍのｎ段シフトレジスタに対して出力する双方向シフト
レジスタと、１≦ｉ≦ｍとして第ｉの（ｎ−１）段シフ
トレジスタと第ｉのｎ段シフトレジスタとの各々から出
力された各遅延信号を加算する第ｉの加算器と、前記第
ｉの加算器の加算結果に乗算する係数を発生するため、
その係数を記憶する第ｉの係数メモリと、前記第ｉの加
算器の加算結果と前記第ｉの係数メモリの係数とを乗算
する第ｉの乗算器と、前記第ｉの乗算器の乗算結果を累
算し、その累算結果を所定の期間毎に出力する第ｉの累
算器と、前記第ｉの累算器の所定期間毎の累算結果の総
和を計算する加算器とを備え、ディジタル入力信号を第
１の（ｎ−１）段シフトレジスタに入力し、第ｉの（ｎ
−１）段シフトレジスタから出力した（ｎ−１）遅延信
号を、第（ｉ＋１）の（ｎ−１）段シフトレジスタへ入
力し、第ｉのｎ段シフトレジスタから出力したｎ遅延信
号を、第（ｉ−１）のｎ段シフトレジスタへ入力し、前
記クロック毎に積和を行い、サンプリング周期内に最大
（ｎ×ｍ）タップの畳み込み演算を行なう構成とする。

【００１６】請求項２に記載のディジタルフィルタは、
請求項１に記載の第ｉの係数メモリ内の係数値を、その
発生に必要な第ｉの係数メモリのビット数がより少ない
ビット数になるように、再量子化して記憶する構成とす
る。

【００１７】そして、請求項１および請求項２の構成に
よると、ｍ個のｎ段（ｎは整数）シフトレジスタと、ｍ
個の（ｎ−１）段シフトレジスタとを用いて、畳み込み
演算を並列に処理するとともに、ｍ個のｎ段シフトレジ
スタを用いて係数値分布をｎ個づつ分割して、その係数
値を最適値に再量子化することにより、少ないビット数
で係数メモリを構成する。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を示す
ディジタルフィルタについて、図面を参照しながら説明
する。

【００１９】図１は本実施の形態のディジタルフィルタ
の構成を表すブロック図である。ここでは、ｎ＝２５６
の場合を例に挙げて説明する。図１において、１０１、
１０２は、（ｎ−１）段シフトレジスタとしての２５５
段シフトレジスタであり、サンプリング周波数（以下、
ｆｓと呼ぶ）の２５６（＝ｎ）倍の周波数を持つクロッ
ク（以下、２５６ｆｓと呼ぶ）に同期して、（ｎ−１）
クロック期間遅延して得た（ｎ−１）遅延信号を、サン
プリング周期内に２５６個入出力する。

【００２０】１０３、１０４は、ｎ段シフトレジスタと
しての２５６段シフトレジスタであり、２５６ｆｓに同
期して、ｎクロック期間遅延して得たｎ遅延信号を、サ
ンプリング周期内に２５６個入出力する。

【００２１】１００は、双方向シフトレジスタであり、
２５５段シフトレジスタ１０２の出力をｆｓの６４倍の
周波数を持つクロック（以下、６４ｆｓと呼ぶ）の間隔
で取り込むと同時に、一周期前の６４ｆｓで取り込んだ
２５５段シフトレジスタ１０２の出力信号を、取り込ん
だ逆の順序にして出力し、２５６段シフトレジスタ１０
３の入力信号とする。

【００２２】２０１〜２０３は加算器であり、加算器２
０１は２５５段シフトレジスタ１０１と２５６段シフト
レジスタ１０４との出力を加算し、加算器２０２は２５
５段シフトレジスタ１０２と２５６段シフトレジスタ１
０３との出力を加算する。４０１、４０２は係数メモリ
としての係数ＲＯＭであり、係数ＲＯＭ４０１は加算器
２０１の出力に対し乗算する係数を記憶しており、係数
ＲＯＭ４０２は加算器２０２の出力に対し乗算する係数
を記憶している。

【００２３】３０１、３０２は乗算器であり、乗算器３
０１は加算器２０１の出力と係数ＲＯＭ４０１の出力と
を乗算し、乗算器３０２は加算器２０２の出力と係数Ｒ
ＯＭ４０２の出力とを乗算する。５０１、５０２は累算
器であり、累算器５０１は乗算器３０１の出力を累算
し、累算器５０２は乗算器３０２の出力を累算する。累
算器５０１、５０２は、サンプリング周期内で決められ
た間隔で信号の出力を行い、初期化される。加算器２０
３は、累算器５０１、５０２の出力を加算し、その出力
信号をディジタルフィルタの出力とする。

【００２４】以上のように構成されたディジタルフィル
タについて、その動作を以下に説明する。入力信号は６
４ｆｓのディジタル信号とし、２５５段シフトレジスタ
１０１に入力される。２５５段シフトレジスタ１０１
は、２５６ｆｓに同期して入力信号を遅延させ、その２
ヶ所から、サンプリング周期内に２５６個づつ信号を出
力し、それらの一方を加算器２０１に供給し、他方を２
５５段シフトレジスタ１０２へ供給する。

【００２５】２５５段シフトレジスタ１０２は、２５６
ｆｓに同期して入力信号を遅延させ、サンプリング周期
内に２５６個の信号を、加算器２０２と双方向シフトレ
ジスタ１００へ出力する。

【００２６】双方向シフトレジスタ１００は、６４ｆｓ
に同期して、２５５段シフトレジスタ１０２が出力する
信号の４つに１つを取り込む。同時に、一周期前の６４
ｆｓで取り込んだ信号を、６４ｆｓに同期して取り込ん
だ時とは逆の順序で２５６段シフトレジスタ１０３に出
力する。

【００２７】２５６段シフトレジスタ１０３は、２５６
ｆｓに同期して入力信号を遅延させ、その２ヶ所から、
サンプリング周期内に２５６個づつ信号を出力し、その
一方を加算器２０２に供給し、他方を２５６段シフトレ
ジスタ１０４へ供給する。２５６段シフトレジスタ１０
４は、２５６ｆｓに同期して入力信号を遅延させ、サン
プリング周期内に２５６個の信号を加算器２０１へ出力
する。

【００２８】２５５段シフトレジスタ１０１の出力と、
２５６段シフトレジスタ１０４の出力とは加算器２０１
で加算され、２５５段シフトレジスタ１０２の出力と、
２５６段シフトレジスタ１０３の出力とは加算器２０２
で加算される。

【００２９】係数ＲＯＭ４０１、４０２には、本実施の
形態におけるディジタルフィルタが達成しようとする特
性の係数値が記憶されており、必要に応じて係数が出力
される。乗算器３０１は、加算器２０１と係数ＲＯＭ４
０１との出力を乗算し、乗算器３０２は加算器２０２と
係数ＲＯＭ４０２との出力を乗算する。

【００３０】累算器５０１、５０２は、必要に応じて乗
算器３０１、３０２の出力を各々累算し出力する。累算
器５０１、５０２から出力された信号は、加算器２０３
により加算し出力される。以上のようにして、本実施の
形態におけるディジタルフィルタは畳み込み演算の処理
を行う。

【００３１】次に、図１の２５５段シフトレジスタ１０
１について説明する。図１の２５５段シフトレジスタ１
０１の一構成例を図２に示す。図２において、１０１１
は、２５５段のシフトレジスタで構成されたシフトレジ
スタ群であり、２５６ｆｓに同期して動作している。６
００は、セレクタであり、信号ＳＥＬにより、セレクタ
６００の出力信号として、２５５段シフトレジスタ１０
１への入力信号を出力するか、シフトレジスタ群１０１
１からの出力信号ｂを出力するかを選択する。シフトレ
ジスタ群１０１１は、その出力の取り出し位置により、
出力信号ａと出力信号ｂというように２種類の出力信号
を別々に出力し、出力信号ａを２５５段シフトレジスタ
１０２の入力用とし、出力信号ｂを加算器２０１の入力
用とする。セレクタ６００の一方の入力用としては出力
信号ｂを用いる。ここで、Ｄ０００〜Ｄ２５４はデータ
に対応する信号を表し、数値の大きいものが新しいデー
タ信号である。

【００３２】以上のように構成された２５５段シフトレ
ジスタ１０１について、その動作を以下に説明する。セ
レクタ６００が、信号ＳＥＬにより入力信号の６４ｆｓ
周期に同期して、入力信号を選択した場合、その入力信
号がシフトレジスタ群１０１１に取り込まれ、シフトレ
ジスタ群１０１１の内部信号が更新される。この時、図
１の２５５段シフトレジスタ１０２内のセレクタも入力
信号を選択しており、２５５段シフトレジスタ１０２の
内部信号も更新される。一方、セレクタ６００が、信号
ＳＥＬにより、シフトレジスタ群１０１１の出力信号ｂ
を選択した場合、シフトレジスタ群１０１１内の信号は
循環する。本実施の形態におけるディジタルフィルタで
は、ディジタルフィルタ自身が２５６ｆｓで動作し入力
信号が６４ｆｓであり、セレクタ６００の切り換えが２
５６ｆｓに同期して動作するので、４回のうちの３回が
この状態になる。

【００３３】次に、図１の２５６段シフトレジスタ１０
３について説明する。図１の２５６段シフトレジスタ１
０３の一構成例を図３に示す。図３において、６００は
セレクタであり、図２に示すものと同一の構成を有する
ので、同一の番号を付して詳細な説明は省略する。１０
３１は、２５６段のシフトレジスタで構成されたシフト
レジスタ群であり、２５６ｆｓに同期して動作してい
る。７００は、遅延素子であり、シフトレジスタ群１０
３１の出力信号ｃをラッチし２５６ｆｓに同期して１ク
ロックだけ遅延させる。シフトレジスタ群１０３１は、
その出力の取り出し位置により、出力信号ｃと出力信号
ｄというように２種類の出力信号を別々に出力し、出力
信号ｃを２５６段シフトレジスタ１０４の入力用とし、
出力信号ｄを加算器２０２の入力用とする。遅延素子７
００の入力信号としては出力信号ｃを用いる。ここで、
Ｄ０００〜Ｄ２５５はデータに対応する信号を表し、数
値の大きいものが新しい信号である。

【００３４】以上のように構成された２５６段シフトレ
ジスタ１０３について、その動作を以下に説明する。セ
レクタ６００が、信号ＳＥＬにより入力信号の６４ｆｓ
周期に同期して、入力信号を選択した場合、その入力信
号がシフトレジスタ群１０３１に取り込まれ、シフトレ
ジスタ群１０３１の内部信号が更新される。この時、図
１の２５６段シフトレジスタ１０４内のセレクタも入力
信号を選択しており、２５６段シフトレジスタ１０４の
内部信号も更新される。一方、セレクタ６００が、信号
ＳＥＬにより、シフトレジスタ群１０３１の出力信号ｃ
を遅延素子７００で遅延した信号を選択した場合、シフ
トレジスタ群１０３１内の信号は循環する。本実施の形
態におけるディジタルフィルタでは、ディジタルフィル
タ自身が２５６ｆｓで動作し入力信号が６４ｆｓであ
り、セレクタ６００の切り換えが２５６ｆｓに同期して
動作するので、４回のうちの３回がこの状態になる。

【００３５】次に、図１の双方向シフトレジスタ１００
について説明する。図１の双方向シフトレジスタ１００
の一構成例を図４に示す。図４において、双方向シフト
レジスタ１００は、６４段シフトレジスタＳＲ１とスイ
ッチ１００１、１００２とで構成されている。６４段シ
フトレジスタＳＲ１は、６４ｆｓに同期してサンプリン
グ周期毎に、内部信号のシフト方向を方向ａと方向ｂと
に切り換える。スイッチ１００１、１００２は、サンプ
リング周期毎に端子ａ、ｂを切り換え、選択した入力の
信号を次に出力する。

【００３６】以上のように構成された双方向シフトレジ
スタ１００について、その動作を以下に説明する。スイ
ッチ１００１、１００２が共に端子ａ側に切り換えられ
て、６４段シフトレジスタＳＲ１がその内部信号を方向
ａに示すシフト方向に伝える場合、入力信号は方向ａに
向かって流れ、サンプリング周期内に６４個の信号が入
力される。この時、出力信号は、１サンプリング周期前
に６４段シフトレジスタＳＲ１に取り込まれた信号で、
１サンプリング周期前には、方向ｂに示すシフト方向に
信号を入力していたので、双方向シフトレジスタ１００
は、取り込んだ時とは逆の順序で信号を出力する。

【００３７】一方、スイッチ１００１、１００２が共に
端子ｂ側に切り換えられて、６４段シフトレジスタＳＲ
１がその内部信号を方向ｂに示すシフト方向に伝える場
合、入力信号は方向ｂに向かって流れ、サンプリング周
期内に６４個の信号が入力される。この時、出力信号
は、１サンプリング周期前に６４段シフトレジスタＳＲ
１に取り込まれた信号で、１サンプリング周期前には、
方向ａに示すシフト方向に信号を入力していたので、双
方向シフトレジスタ１００は、取り込んだ時とは逆の順
序で信号を出力する。

【００３８】このようにして、双方向シフトレジスタ１
００は、サンプリング周期毎に、２５５段シフトレジス
タ１０２の出力信号を取り込み、順序を逆にして２５６
段シフトレジスタ１０３に信号を出力する。

【００３９】このように、本実施の形態によれば、２５
５段シフトレジスタ１０１、１０２から出力される信号
と、２５６段シフトレジスタ１０３、１０４から出力さ
れる信号とが、中心対称な関係となる。従って中心対称
なフィルタ係数となり、この場合はこれら２データを加
算した後にフィルタ係数を乗ずることにより、ｎ＝２５
６、ｍ＝２、２５６ｆｓのクロック内（サンプリング周
期内）に於いて、最大１０２４タップの畳み込み演算を
実現することができる。

【００４０】なお、上記実施の形態におけるディジタル
フィルタでは、最大周波数を２５６ｆｓ、入力信号周波
数を６４ｆｓ、ｎ＝２５６、ｍ＝２、最大畳み込み演算
数を１０２４タップのように設定して説明したが、所望
のディジタルフィルタの特性に応じてタップ数を変化さ
せることができるので、上記説明のような設定値に限っ
たものではない。

【００４１】次に、他の実施の形態を示すディジタルフ
ィルタについて説明する。ディジタルフィルタをローパ
スフィルタとして動作させる場合、その係数値分布は、
一般に図５に示されるように、左右対象であり、中心値
から遠ざかるほど小さな値をとる（例えば、第ｉ番目の
係数値をＫｉとする）。

【００４２】よって、各係数値を全て同じビット数を用
いて表わそうとすると、このビット数としては、各係数
値のうちの中心値に対応するビット数が必要となり、こ
れを満足するように係数ＲＯＭを構成すると、係数ＲＯ
Ｍ内のビット配列の端になる程、未使用ビットの部分が
多くなり、無駄に回路規模が大きくなってしまい、コス
トアップにつながるという問題がある。このような問題
に対する解決策として考えられる係数ＲＯＭ４０１、４
０２における係数値の効率的な再量子化について、その
方法を以下に説明する。

【００４３】図１の構成をみると、係数ＲＯＭ４０１、
４０２は２５６個づつに分割してあることが解る。この
ような係数ＲＯＭ４０１、４０２における分割に対応し
て、図６に示すように、係数値分布における全係数値を
２５６個毎にまとめてブロック構成とし、各ブロック内
で、上記の係数ＲＯＭ４０１、４０２のビット数がより
少なくなるように、再量子化を行うことにより、係数Ｒ
ＯＭ全体としてのビット数が削減でき、その容量的なサ
イズを縮小化することができる。

【００４４】再量子化の具体的な方法を以下に説明す
る。図６に示す各ブロック内での最大値を求め、その最
大値を越えない２のａ乗の数を求める。ａから必要ビッ
ト数ｂビット分だけ残し不必要なビット数だけ引き算を
行い、その範囲内の係数値を２（ａ−ｂ）の倍数で表
し、再量子化を行う。そして、累算器５０２の出力を２
ｂ倍して累算器５０１の出力と加算器２０３で加算する
ことで、ディジタルフィルタとしての出力を得る。

【００４５】以上のように、係数値分布の特性とディジ
タルフィルタの構成の特徴とを用いて再量子化すること
により、従来に比べて容量的なサイズがより小さい係数
ＲＯＭを用いてディジタルフィルタが構成できる係数値
を決定することができ、また、従来において本実施の形
態における係数ＲＯＭと同じ容量サイズの係数ＲＯＭを
用いた場合と比較して、さらに良好なフィルタ特性が得
られる係数値を求めることができる。

【００４６】なお、上記で説明した方法は、係数値の再
量子化のための一方法であり、勿論これに限ったもので
はない。

【００４７】

【発明の効果】以上のように本発明によれば、ｍ個のｎ
段（ｎは整数）シフトレジスタと、ｍ個の（ｎ−１）段
シフトレジスタとを用いて、畳み込み演算を並列に処理
することができる。

【００４８】そのため、サンプリング周期内の畳み込み
演算を、その演算数がシフトレジスタを動作させるマス
タクロックの周波数に限定されることなく、処理するこ
とができる。

【００４９】また、ｍ個のｎ段シフトレジスタを用いて
係数値分布をｎ個づつ分割して、その係数値を最適値に
再量子化することができ、少ないビット数で係数メモリ
を構成することができる。

【００５０】そのため、より小さい回路規模で、従来の
同じサイズのディジタルフィルタにくらべて、良好な特
性を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のディジタルフィルタの構
成を示すブロック図

【図２】同実施の形態における２５５段シフトレジスタ
の一例を示すブロック図

【図３】同実施の形態における２５６段シフトレジスタ
の一例を示すブロック図

【図４】同実施の形態における双方向シフトレジスタの
一例を示すブロック図

【図５】ディジタルフィルタ係数値の一例を示す分布図

【図６】ディジタルフィルタ係数値の再量子化分割法の
一例を示す分布図

【図７】従来のディジタルフィルタの一例を示すブロッ
ク図

【図８】同従来例の双方向シフトレジスタを示すブロッ
ク図

【図９】同従来例の信号の流れを示す流れ図

【図１０】同従来例の動作タイミングを示す波形図

【符号の説明】

１００ 双方向シフトレジスタ １０１、１０２ ２５５段シフトレジスタ １０３、１０４ ２５６段シフトレジスタ ２０１〜２０３ 加算器 ３０１、３０２ 乗算器 ４０１、４０２ 係数ＲＯＭ（係数メモリ） ５０１、５０２ 累算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金秋 哲彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｍおよびｎを整数として、入力されたデ
   ィジタル信号を、そのサンプリング周波数のｎ倍の周波
   数を持つクロックに同期して、（ｎ−１）クロックの期
   間遅延して得た（ｎ−１）遅延信号を出力する第１から
   第ｍの（ｎ−１）段シフトレジスタと、入力されたディ
   ジタル信号を、前記クロックに同期して、ｎクロックの
   期間遅延して得たｎ遅延信号を出力する第１から第ｍの
   ｎ段シフトレジスタと、第ｍの（ｎ−１）段シフトレジ
   スタから出力された（ｎ−１）遅延信号を、前記サンプ
   リング周波数に基づくサンプリング周期の期間に取り込
   むと同時に、１つ前のサンプリング周期期間に取り込ん
   だ（ｎ−１）遅延信号を、その取り込み時とは逆の順序
   にして第ｍのｎ段シフトレジスタに対して出力する双方
   向シフトレジスタと、１≦ｉ≦ｍとして第ｉの（ｎ−
   １）段シフトレジスタと第ｉのｎ段シフトレジスタとの
   各々から出力された各遅延信号を加算する第ｉの加算器
   と、前記第ｉの加算器の加算結果に乗算する係数を発生
   するため、その係数を記憶する第ｉの係数メモリと、前
   記第ｉの加算器の加算結果と前記第ｉの係数メモリの係
   数とを乗算する第ｉの乗算器と、前記第ｉの乗算器の乗
   算結果を累算し、その累算結果を所定の期間毎に出力す
   る第ｉの累算器と、前記第ｉの累算器の所定期間毎の累
   算結果の総和を計算する加算器とを備え、ディジタル入
   力信号を第１の（ｎ−１）段シフトレジスタに入力し、
   第ｉの（ｎ−１）段シフトレジスタから出力した（ｎ−
   １）遅延信号を、第（ｉ＋１）の（ｎ−１）段シフトレ
   ジスタへ入力し、第ｉのｎ段シフトレジスタから出力し
   たｎ遅延信号を、第（ｉ−１）のｎ段シフトレジスタへ
   入力し、前記クロック毎に積和を行い、サンプリング周
   期内に最大（ｎ×ｍ）タップの畳み込み演算を行なうデ
   ィジタルフィルタ。
2. 【請求項２】 第ｉの係数メモリ内の係数値を、その発
   生に必要な第ｉの係数メモリのビット数がより少ないビ
   ット数になるように、再量子化して記憶する請求項１に
   記載のディジタルフィルタ。