JPS63113756A - シグナルプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシグナルプロセッサ、特に係数対称な非巡回型
フィルタの演算を高速に行えるシグナルプロセッサに関
する。

〔従来の技術〕

非巡回型フィルタとは入力信号列ｘ　（ｎ）から出力信
号列ｙ　（ｎ）を式（１）に示すフィルタの定義に基づ
いて演算を行うものである。

ここでｈ　（ｎ）　はディジタルフィルタのインパルス
応答である。

式（１）に示すフィルタ演算を効率よく行うために、従
来第２図に示すようにディレィ用メモリ１１゜係数用メ
モリ１２を乗算回路１３の入力に接続し、乗算出力を累
算回路１４の入力とする積和演算回路が用いられてきた
。

一方、非巡回型フィルタを実現する場合、直線位相特性
をもたせる場合があるが、このときのインパルス応答ｈ
　（ｎ）の条件として式（２）が成り立たなければなら
ない。

ｈ　（ｎ）　＝　ｈ　（Ｎ−１−ｎ）　　Ｏ≦ｎ≦Ｎ−
１（２）ここでＮはフィルタの次数である。

（２）式に示される係数の対称性によってフィルタ演算
式は次のように書き換えることができる。

Ｎが偶数の場合 □７− ｙ　（ｎ）　＝Σｈ　（ｉ）　（ｘ　（ｉ）　十ｘ　（
Ｎ−１−ｉ）　）　　（３）Ｎが奇数の場合 ユニ ＋Σｈ　（ｉ）　（Ｘ　（ｉ）　＋　ｘ　（Ｎ−１−４
）　）　　（４）（３）式、（４）式に示すように係数
対称フィルタは演算順序を変更することにより乗算の数
を半分にすることができる。

また、各サンプルを格納するためのメモリを用いた場合
、時刻が進むにつれて必要となるデータが異なってくる
。有限メモリを使用する場合、必要となるデータのシフ
トは、アドレス発生回路にカウンタ回路を用いたリング
メモリ方式を採用することにより、実際のデータシフト
演算を行わなくても実現することができる。このためデ
ィレィシフトは演算時間に影響を及ぼさない。なおリン
グメモリ方式についてはノースホーランド社１９８６年
発行の刊行物「アドバンセズ　イン　シーニーディー　
フォー　ブイ　エルニスアイ　ボリューム　６　デザイ
ン　メソドロシーズ」の中の３２４頁から３２５頁まで
に説明されている。

〔発明が解決しようとする問題点〕

係数対称フィルタにおいて演算順序を変えることにより
乗算回数を半分にすることができるが、必要な加算回数
は変わらないため、第２図に示した積和演算回路ではフ
ィルタの演算時間を短縮することはできない。

本発明の目的はフィルタの演算を高速に行うことができ
るシグナルプロセッサを提供することにある。

〔問題点を解決するための手段〕

本発明は、ディジタルフィルタ演算を行うシグナルプロ
セッサにおいて、 過去の入力信号列を格納する２ポートメモリと、前記２
ポートメモリの第１のアドレス及び第２のアドレスを発
生するアドレス発生回路と、前記２ボー１−メモリの第
１の出力及び第２の出力を加算して出力する加算回路と
、 ディジタルフィルタの係数を格納するフィルタ係数メモ
リと、 前記フィルタ係数メモリのアドレスを発生する係数アド
レス発生回路と、 前記加算回路の出力と前記フィルタ係数メモリとの乗算
を行う乗算回路と、 前記乗算回路の出力の累算を行う累算回路とを備え、 過去の入力信号列を格納した前記２ポートメモリの２出
力の加算結果を前記乗算回路に入力することを特徴とし
ている。

〔作用〕

本発明のシグナルプロセッサにより係数対称な非巡回型
ディジタルフィルタを実現する場合は、２ポートメモリ
に格納されている信号ｘ　（ｉ）及び信号ｘ　（Ｎ−１
−ｉ）を同時に取り出して加算し、この加算結果ｘ　（
ｉ）　＋　ｘ　（Ｎ−１−ｉ）と係数メモリに格納され
ているフィルタ係数ｈ　（ｉ）とを乗算し、この乗算結
果ｈ　（ｉ）　（ｘ　（ｉ）　　＋　ｘ　（Ｎ−１−ｉ
））の累算を行う。ここで、フィルタの次数が偶数の場
合は、により式（３）に示す演算結果が得られる。

一方、フィルタの次数が奇数の場合は、ｉをＯＸ（２）
の項は、重複して加算されるので、係数してお（ことに
より式（４）に示す演算結果が得られる。

以上に示したように本発明のシグナルプロセッサにより
係数対称な非巡回型フィルタの演算を従来の積和演算回
路の半分の時間で実行することができる。

〔実施例〕

以下本発明の一実施例について図面を参照しながら説明
する。

第１図は本発明の構成を示すシグナルプロセッサの全体
構成図である。このシグナルプロセッサは、２ポートメ
モリ　（２−ＰｏｒｔＲＡＭ）１と、アドレス発生回路
２と、加算回路（ＡＬＵ）３と、係数メモリ　（ＲＯＭ
）４と、係数アドレス発生回路（ＲＰ）５と、乗算回路
（ＭＰＹ）６と、累算回路（ＡＣＣ）７とから構成され
る。

２ポートメモリ１は、２つのアドレス入力と各々のアド
レス入力に対応した２つの出力ボートをもち、同時に２
つのデータを読み出すことのできる読み書き可能なメモ
リである。このような２ポートメモリとしては、例えば
アドバンス；・　マイクロ　デバイセス社１９８５年発
行の刊行物「バイポーラ　マイクロプロセッサ　ロジッ
ク　アンドインターフェースＪ　５−４１３掲載のＡｍ
２９７０５を使用することができる。

アドレス発生回路２は第３図に示すように剰余演算機能
をもつ２つのカウンタである第１のカウンタ２１．第２
のカウンタ２２及び第１のカウンタセット端子２３．第
２のカウンタセット端子２４から構成される。２ポート
メモリ１内でのディレィシフトは前述したリングメモリ
方式によって実現する。

新しく入力された信号はリングメモリ上の前サンプル処
理時のスタートアドレスを１カウントダウンした新しい
スタートアドレスに格納する。

以下にアドレス発生回路２の動作について簡単に説明す
る。

フィルタ演算開始時に第１のカウンタセット端子２３に
より第１のカウンタ２１をリングメモリ上の人力信号ｘ
（０）が格納されているスタートアドレスに設定し、第
２０カウンタセツト端子２４により第２のカウンタ２２
をスタートアドレスからＮ−１カウントアツプした入力
信号ｘ　（Ｎ−１）が格納されているアドレスに設定す
る。

フィルタ演算時には第１のカウンタ２１を１ずつカウン
トアツプすると同時に第２のカウンタ２２を１ずつカウ
ントダウンすることにより必要なアドレスを発生する。

加算回路３は２ポートメモリ１の２つの出力の加算を行
って出力する。

係数メモリ４は後述する係数アドレス発生回路５により
指定されたアドレスに格納されているフィルタ係数を出
力する読み出し専用のメモリである。

係数アドレス発生回路５は係数メモリ４においてフィル
タ係数ｈ　（ｉ）が格納されているアドレス係数アドレ
ス発生回路はカウンタにより実現できる。

乗算回路６は加算回路３の出力と係数メモリ４の出力と
の乗算を行って出力する。乗算回路６は並列乗算器によ
り実現できる。

累算回路７は乗算回路６の出力の累算を行う。

この累算回路の構成の詳細は後述する。

次に上記構成を有するシグナルプロセッサの動作を説明
する。

ステップ１） アドレス発生回路２において２ポートメモリ１内で入力
信号ｘ（０）及びｘ　（Ｎ−１）が格納されているアド
レスを発生し、２ポートメモリ１をアクセスする。

ステップ２） 加算回路３で２ポートメモリ１の出力ｘ（０）及びｘ　
（Ｎ−１）を加算する。

これと同時に係数アドレス発生回路５において係数メモ
リ４内でフィルタ係数ｈ（０）が格納されているアドレ
スを発生して、係数メモリ４をアクセスする。

またアドレス発生回路２において２ポートメモリ１内で
入力信号ｘ（１）及びｘ　（Ｎ−２）が格納されている
アドレスを発生し、２ポートメモリ１をアクセスする。

ステップ３） 乗算回路６で加算回路３の出力及び係数メモリ４の出力
との乗算を行う。

これと同時に加算回路３で２ポートメモリ１の出力Ｘ　
（１）及びｘ　（Ｎ−２）を加算する。

また係数アドレス発生回路５において係数メモリ４内で
フィルタ係数ｈ（１）が格納されているアドレスを発生
して、係数メモリ４をアクセスする。

またアドレス発生回路２において２ポートメモ’Ｊ　ｌ
内で入力信号ｘ（２）及びｘ　（Ｎ−３）が格納されて
いるアドレスを発生し、２ポートメモリ１をアクセスす
る。

ステップ４） 累算回路７で乗算回路６の出力の累算を行う。

但し、フィルタ演算開始時の累算回路の出力はＯである
とする。

これと同時に乗算回路６で加算回路３の出力及び係数メ
モリ４の出力の乗算を行う。

また加算回路３で２ポートメモリ１の出力ｘ（２）及び
ｘ　（Ｎ−３）を加算する。

また係数アドレス発生回路５において係数メモリ４内で
フィルタ係数ｈ（２）が格納されているアドレスを発生
して、係数メモリ４をアクセスする。

またアドレス発生回路２において２ポートメモリー内で
入力信号ｘ（３）及びｘ　（Ｎ−４）が格納されている
アドレスを発生し、２ポートメモリーをアクセスする。

以下、ステップ４）と同様な動作をアドレス発生回路２
の出力及び係数アドレス発生回路５の出力を変えながら
繰り返す。

フィルタ次数が偶数の場合は、入力信号Ｘ（０）及びｘ
　（Ｎ−１）に対する積和演算から入力信号Ｎ　　　　
　　　　　　　　　　Ｎ ｘ　（−−１）及びＸ（２）に対する積和演算まで７回
の積和演算を繰り返す。

一方、フィルタ次数が奇数の場合は、人力信号ｘ（０）
及びｘ　（Ｎ−１）に対する積和演算から入力信ト１ の積和演算を繰り返す。但し、入力信号Ｘ（２）に対す
る積和演算は重複して行われるので、係数格納しておく
ことにより必要なフィルタ演算が実現できる。

第４図は累算回路７の構成を示す図である。この累算回
路７は加算回路（ＡＤＤ）７１．　　レジスタ７２、入
力端子７３及びレジスタセット端子７４とから構成され
る。累算回路７により累算を行う時は、レジスタセント
端子７４によりレジスタ７２をＯに設定してから入力端
子７３から順次データを入力し、加算回路７１によりレ
ジスタ７２の出力と入力端子７３からの入力とを加算し
、加算結果をレジスタ７２に格納するという操作を繰り
返す。

〔発明の効果〕

以上に示したように本発明によるシグナルプロセッサを
用いることにより、係数対称の非巡回型のディジタルフ
ィルタの演算を高速に行うことができる。

【図面の簡単な説明】

第１図は本発明のシグナルプロセッサの構成を示すブロ
ック図、 第２図は従来の積和演算回路の構成を示すブロック図、 第３図は第１図におけるアドレス発生回路２の構成の詳
細を示すブロック図、 第４図は第１図における累算回路７の構成の詳細を示す
ブロック図である。 １・・・・・３ポートメモリ ２・・・・・アドレス発生回路 ３・・・・・加算回路 ４・・・・・係数メモリ ５・・・・・係数アドレス発生回路 ６・・・・・乗算回路 ７・・・・・累算回路

Claims (1)

【特許請求の範囲】
1. （１）ディジタルフィルタ演算を行うシグナルプロセッ
   サにおいて、 過去の入力信号列を格納する２ポートメモリと、前記２
   ポートメモリの第１のアドレス及び第２のアドレスを発
   生するアドレス発生回路と、前記２ポートメモリの第１
   の出力及び第２の出力を加算して出力する加算回路と、 ディジタルフィルタの係数を格納するフィルタ係数メモ
   リと、 前記フィルタ係数メモリのアドレスを発生する係数アド
   レス発生回路と、 前記加算回路の出力と前記フィルタ係数メモリとの乗算
   を行う乗算回路と、 前記乗算回路の出力の累算を行う累算回路とを備え、 過去の入力信号列を格納した前記２ポートメモリの２出
   力の加算結果を前記乗算回路に入力することを特徴とす
   るシグナルプロセッサ。