JPH0311565B2 - - Google Patents
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- JPH0311565B2 JPH0311565B2 JP57027810A JP2781082A JPH0311565B2 JP H0311565 B2 JPH0311565 B2 JP H0311565B2 JP 57027810 A JP57027810 A JP 57027810A JP 2781082 A JP2781082 A JP 2781082A JP H0311565 B2 JPH0311565 B2 JP H0311565B2
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- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 5
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- 125000004122 cyclic group Chemical group 0.000 description 3
- 101710190443 Acetyl-CoA carboxylase 1 Proteins 0.000 description 1
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- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- Pure & Applied Mathematics (AREA)
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Description
〔発明の技術分野〕
本発明は一定単位でサンプリングされたデータ
に対して１サンプリング単位前またはそれ以前の
出力データの関数として表わされるデータを出力
する演算装置に関する。 〔発明の技術的背景〕 この種の演算装置の一つにデジタル・フイルタ
がある。第１図は２次の巡回型デジタル・フイル
タの原理を模式的に示すもので、出力ｙ（ｔ）は ｙ（ｔ）＝ｘ（ｔ）−b1・ｙ（ｔ−１） −b2・ｙ（ｔ−２） ただし ｔ＝０，１，２…… として表現される。なお図中TDはサンプリング
周期に対応した遅延時間を示すものである。第２
図は第１図の模式図をデジタル回路で実現した従
来の巡回型デジタル・フイルタの構成を示すブロ
ツク図である。図中、１１は各種変数が格納され
るレジスタフアイル（記憶部）である。上記変数
としては周期的にサンプリングされた入力データ
ｘ（ｎ）、前回出力データｙ（ｎ−１）、前々回出力
データｙ（ｎ−２）、これらのデータｘ（ｎ），ｙ
（ｎ−１），ｙ（ｎ−２）に基づいて得られる今回
出力データｙ（ｎ）である。１２は係数、定数が
あらかじめ格納されている記憶部たとえばROM
（Read Only Memory）である。これらレジス
タフアイル１１およびRON１２に対するアドレ
ス情報は制御記憶１３から各サンプリング周期毎
に一定の順序で繰り返し与えられるようになつて
いる。１４はレジスタフアイル１１の出力と
ROM１２の出力との乗算を行なう乗算器（以
下、MPYと称する）、１５は加算器（以下、
ADDと称する）である。ADD１５はMPY１４
の出力と後述するセレクタ１７の出力との加算を
行なう。１６はADD１５の出力の一時保持用レ
ジスタであるアキユムレータ（以下、ACCと称
する）である。ACC１６の出力はセレクタ１７
に供給されると共に、各サンプリング周期毎に該
当周期の出力データすなわち今回出力データｙ
（ｎ）として外部に出力される。セレクタ１７は
制御記憶１３の制御によつてACC１６の出力ま
たは固定値「０」のいずれか一方をADD１５に
選択出力する。１８もセレクタである。セレクタ
１８は周期的にサンプリングされた入力データｘ
（ｎ）またはADD１５の出力における今回出力デ
ータｙ（ｎ）のいずれか一方を、制御記憶１３の
制御によつてレジスタフアイル１１に選択出力す
る。 このようなデジタル・フイルタでは、制御記憶
１３の制御により、第３図に示されるフローチヤ
ートに従つた手順で演算処理が行なわれる。すな
わち、各サンプリング周期では、まず新しくサン
プリングされた入力データｘ（ｎ）がセレクタ１
８から選択され、レジスタフアイル１１のアドレ
ス“00”に格納される（処理Ａ）。この時点でレ
ジスタフアイル１１のアドレス“10”には前回出
力データｙ（ｎ−１）が、同じくアドレス“11”
には前々回出力データｙ（ｎ−２）が格納されて
おり、入力データｘ（ｎ）が格納されることによ
り今回出力データｙ（ｎ）を算出する準備が整う。
そして、制御記憶１３の制御により、レジスタフ
アイル１１およびROM１２に対するアドレス指
定などが行なわれ、MPY１４，ADD１５を用い
て第３図に示される如く処理Ｂが行なわれる。そ
して、処理Ｂの最後の演算で求められたACC１
６の内容が今回出力データｙ（ｎ）として外部に
出力される。 ところで、上述の演算が行なわれるサンプリン
グ周期ｎにおける今回出力データｙ（ｎ）、前回出
力データｙ（ｎ−１）は、次のサンプリング周期
ｎ＋１の時点ではそれぞれ前回出力データｙ（ｎ
−１）、前々回出力データｙ（ｎ−２）となる。し
かし、制御記憶（のマイクロプログラム）１３は
例えば前回出力データｙ（ｎ−１）を用いた演算
制御を行なう場合、レジスタフアイル１１に対し
て固定のアドレス“10”を出力するので、次のサ
ンプリング周期ｎ＋１では前回出力データｙ（ｎ
−１）でなく前々回出力データｙ（ｎ−２）を用
いた演算が行なわれる不都合が生じる。そこで、
従来のデジタル・フイルタでは第３図のフローチ
ヤートの処理Ｃに示されるように、或るサンプリ
ング周期ｎにおける演算処理が終了した後、次の
サンプリング周期ｎ＋１における演算処理が開始
される前に出力データの移動を行なう処理が必要
であつた。すなわち処理Ｃではレジスタフアイル
１１のアドレス“10”に格納されているデータｙ
（ｎ−１）がこのレジスタフアイル１１のアドレ
ス“11”に移される。これにより前回出力データ
ｙ（ｎ−１）は次のサンプリング周期ｎ＋１にお
いて前々回出力データｙ（ｎ−２）として処理さ
れる。同じくレジスタフアイル１１のアドレス
“01”に格納されたデータｙ（ｎ）はこのレジスタ
フアイル１１のアドレス“10”に移される。これ
により今回出力データｙ（ｎ）は次のサンプリン
グ周期ｎ＋１において前回出力データｙ（ｎ−１）
として処理される。 〔背景技術の問題点〕 このように従来のデジタル・フイルタでは、各
サンプリング周期毎にレジスタフアイル（記憶
部）におけるデータ移動処理が必要となるため、
処理速度が低下する欠点があつた。これは、上述
した前回出力データ、前々回出力データのほかに
更にそれ以前の多種類の出力データを必要とする
デジタル・フイルタの場合に一層顕著となり問題
であつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその
目的は、少量のハードウエアを付加するだけで処
理速度が著しく向上する演算装置を提供すること
にある。 〔発明の概要〕 一定単位でサンプリングされたデータに対して
１サンプリング単位前またはそれ以前の出力デー
タの関数として表わされるデータを出力する演算
装置において、Ｎサンプリング単位前までの出力
データが少なくとも格納される記憶部をアクセス
するために第１種アドレス情報を出力する機能を
有する制御記憶であつて、Ｎサンプリング前の出
力データを上記記憶部から読み出す場合および現
サンプリング単位で得られる出力データを上記記
憶部に格納する場合に同一の第１種アドレス情報
を出力する制御記憶と、サンプリング回数がＮ回
となる毎に一巡する正規化サンプリング単位情報
TNORを各サンプリング単位毎に発生する制御情
報発生回路と、この制御情報発生回路で発生され
る上記正規化サンプリング単位情報TNORおよび
上記制御記憶から出力される上記第１種アドレス
情報から上記記憶部を実際にアクセスするための
第２種アドレス情報を発生して上記記憶部に出力
するアドレス変換部を設け、上記制御記憶から１
乃至Ｎサンプリング単位前までの出力データの一
つであるｉ（ｉは１〜Ｎのいずれか）サンプリン
グ単位前の出力データをアクセスするための第１
種アドレス情報が出力された場合に、上記アドレ
ス変換部により、当該第１種アドレス情報を前回
のサンプリング単位におけるｉ−１サンプリング
単位前の出力データの格納先アドレスに変換して
第２種アドレス情報として上記記憶部に出力する
ことによつて、各サンプリング単位毎にＮサンプ
リング単位前までの出力データを所定のアドレス
位置に移動する処理を行なうことなしに所望のサ
ンプリング前の出力データを用いた演算が行なえ
るようにしたものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。なお、本実施例は演算装置が２次の巡回型
デジタル・フイルタの場合であり、第１図と同一
部分には同一符号を付して詳細な説明を省略す
る。図中、２１は制御記憶である。制御記憶２１
は基本的に第１図の制御記憶１３と同様の制御機
能を有している。制御記憶２１の制御記憶１３と
異なる点は次の点にある。すなわち第１図の制御
記憶１３では、前々回出力データ（２サンプリン
グ単位前の出力データ）ｙ（ｎ−２）を読み出す
場合にアドレス“11”が出力され、今回出力デー
タ（現サンプリング単位の出力データ）ｙ（ｎ）
を格納する場合にアドレス“01”が出力されるよ
うになつている。これに対し制御記憶２１では、
上記いずれの場合にもアドレス“11”が出力され
るようになつている。また、制御記憶２１は後述
するように第３図のフローチヤートで示されてい
る処理Ｃのようなデータ移動の処理ステツプを有
していない。なお、レジスタフアイル１１をアク
セスする場合に制御記憶２１から出力される２ビ
ツトのアドレス（第１種アドレス情報）をCS0-1
とする。CS0は上位アドレス、CS1は下位アドレ
スである。 ２２は組合せ部である。組合せ部２２はサンプ
リング周期（サンプリング単位）を与えるクロツ
ク信号CLKに基づいてサンプリング回数に対応
する正規化サンプリング単位情報TNORを発生し、
この情報TNORおよび制御記憶２１から出力され
るアドレスCS0-1を組合せてレジスタフアイル１
１を実際にアクセスするための２ビツト構成のア
ドレス（第２種アドレス情報）ADRS0-1をレジ
スタフアイル１１に出力するようになつている。
組合せ部２２は第５図に示されるように、初期状
態において例えばリセツトされているＴ型フリツ
プフロツプ（以下、Ｆ／Ｆと称する）３１とアド
レス変換部３２とから構成されている。Ｆ／Ｆ３
１上記クロツク信号CLKをクロツク入力とし、
１サンプリング周期毎にセツト，リセツトを繰り
返す。Ｆ／Ｆ３１のセツト／リセツト出力は正規
化サンプリング単位情報TNORとしてアドレス変
換部３２に出力される。アドレス変換部３２はイ
ンバータ３３、イクスクルーシブ・オアゲート
（以下、EX−ORと称する）３４、アンドゲート
３５，３６およびオアゲート３７を有しており、
制御記憶２１から出力されるアドレスCS0-1およ
びＦ／Ｆ３１から出力される正規化サンプリング
単位情報TNORに基づいてアドレスADRS0-1を出
力する。第５図の構成から明らかなように、
ADRS0，ADRS1は下記式で示される。 ADRS0＝CS0 ADRS1＝0・CS1＋CS0・（CS1TNOR） したがつて、サンプリング回数をＴ（Ｔ＝０，
１，２…）とすると、Ｔ，TNOR，CS0-1と
ADRS0-1との関係は下記表に示される通りとな
る。この表から明らかなように、本実施例によれ
ば、
に対して１サンプリング単位前またはそれ以前の
出力データの関数として表わされるデータを出力
する演算装置に関する。 〔発明の技術的背景〕 この種の演算装置の一つにデジタル・フイルタ
がある。第１図は２次の巡回型デジタル・フイル
タの原理を模式的に示すもので、出力ｙ（ｔ）は ｙ（ｔ）＝ｘ（ｔ）−b1・ｙ（ｔ−１） −b2・ｙ（ｔ−２） ただし ｔ＝０，１，２…… として表現される。なお図中TDはサンプリング
周期に対応した遅延時間を示すものである。第２
図は第１図の模式図をデジタル回路で実現した従
来の巡回型デジタル・フイルタの構成を示すブロ
ツク図である。図中、１１は各種変数が格納され
るレジスタフアイル（記憶部）である。上記変数
としては周期的にサンプリングされた入力データ
ｘ（ｎ）、前回出力データｙ（ｎ−１）、前々回出力
データｙ（ｎ−２）、これらのデータｘ（ｎ），ｙ
（ｎ−１），ｙ（ｎ−２）に基づいて得られる今回
出力データｙ（ｎ）である。１２は係数、定数が
あらかじめ格納されている記憶部たとえばROM
（Read Only Memory）である。これらレジス
タフアイル１１およびRON１２に対するアドレ
ス情報は制御記憶１３から各サンプリング周期毎
に一定の順序で繰り返し与えられるようになつて
いる。１４はレジスタフアイル１１の出力と
ROM１２の出力との乗算を行なう乗算器（以
下、MPYと称する）、１５は加算器（以下、
ADDと称する）である。ADD１５はMPY１４
の出力と後述するセレクタ１７の出力との加算を
行なう。１６はADD１５の出力の一時保持用レ
ジスタであるアキユムレータ（以下、ACCと称
する）である。ACC１６の出力はセレクタ１７
に供給されると共に、各サンプリング周期毎に該
当周期の出力データすなわち今回出力データｙ
（ｎ）として外部に出力される。セレクタ１７は
制御記憶１３の制御によつてACC１６の出力ま
たは固定値「０」のいずれか一方をADD１５に
選択出力する。１８もセレクタである。セレクタ
１８は周期的にサンプリングされた入力データｘ
（ｎ）またはADD１５の出力における今回出力デ
ータｙ（ｎ）のいずれか一方を、制御記憶１３の
制御によつてレジスタフアイル１１に選択出力す
る。 このようなデジタル・フイルタでは、制御記憶
１３の制御により、第３図に示されるフローチヤ
ートに従つた手順で演算処理が行なわれる。すな
わち、各サンプリング周期では、まず新しくサン
プリングされた入力データｘ（ｎ）がセレクタ１
８から選択され、レジスタフアイル１１のアドレ
ス“00”に格納される（処理Ａ）。この時点でレ
ジスタフアイル１１のアドレス“10”には前回出
力データｙ（ｎ−１）が、同じくアドレス“11”
には前々回出力データｙ（ｎ−２）が格納されて
おり、入力データｘ（ｎ）が格納されることによ
り今回出力データｙ（ｎ）を算出する準備が整う。
そして、制御記憶１３の制御により、レジスタフ
アイル１１およびROM１２に対するアドレス指
定などが行なわれ、MPY１４，ADD１５を用い
て第３図に示される如く処理Ｂが行なわれる。そ
して、処理Ｂの最後の演算で求められたACC１
６の内容が今回出力データｙ（ｎ）として外部に
出力される。 ところで、上述の演算が行なわれるサンプリン
グ周期ｎにおける今回出力データｙ（ｎ）、前回出
力データｙ（ｎ−１）は、次のサンプリング周期
ｎ＋１の時点ではそれぞれ前回出力データｙ（ｎ
−１）、前々回出力データｙ（ｎ−２）となる。し
かし、制御記憶（のマイクロプログラム）１３は
例えば前回出力データｙ（ｎ−１）を用いた演算
制御を行なう場合、レジスタフアイル１１に対し
て固定のアドレス“10”を出力するので、次のサ
ンプリング周期ｎ＋１では前回出力データｙ（ｎ
−１）でなく前々回出力データｙ（ｎ−２）を用
いた演算が行なわれる不都合が生じる。そこで、
従来のデジタル・フイルタでは第３図のフローチ
ヤートの処理Ｃに示されるように、或るサンプリ
ング周期ｎにおける演算処理が終了した後、次の
サンプリング周期ｎ＋１における演算処理が開始
される前に出力データの移動を行なう処理が必要
であつた。すなわち処理Ｃではレジスタフアイル
１１のアドレス“10”に格納されているデータｙ
（ｎ−１）がこのレジスタフアイル１１のアドレ
ス“11”に移される。これにより前回出力データ
ｙ（ｎ−１）は次のサンプリング周期ｎ＋１にお
いて前々回出力データｙ（ｎ−２）として処理さ
れる。同じくレジスタフアイル１１のアドレス
“01”に格納されたデータｙ（ｎ）はこのレジスタ
フアイル１１のアドレス“10”に移される。これ
により今回出力データｙ（ｎ）は次のサンプリン
グ周期ｎ＋１において前回出力データｙ（ｎ−１）
として処理される。 〔背景技術の問題点〕 このように従来のデジタル・フイルタでは、各
サンプリング周期毎にレジスタフアイル（記憶
部）におけるデータ移動処理が必要となるため、
処理速度が低下する欠点があつた。これは、上述
した前回出力データ、前々回出力データのほかに
更にそれ以前の多種類の出力データを必要とする
デジタル・フイルタの場合に一層顕著となり問題
であつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその
目的は、少量のハードウエアを付加するだけで処
理速度が著しく向上する演算装置を提供すること
にある。 〔発明の概要〕 一定単位でサンプリングされたデータに対して
１サンプリング単位前またはそれ以前の出力デー
タの関数として表わされるデータを出力する演算
装置において、Ｎサンプリング単位前までの出力
データが少なくとも格納される記憶部をアクセス
するために第１種アドレス情報を出力する機能を
有する制御記憶であつて、Ｎサンプリング前の出
力データを上記記憶部から読み出す場合および現
サンプリング単位で得られる出力データを上記記
憶部に格納する場合に同一の第１種アドレス情報
を出力する制御記憶と、サンプリング回数がＮ回
となる毎に一巡する正規化サンプリング単位情報
TNORを各サンプリング単位毎に発生する制御情
報発生回路と、この制御情報発生回路で発生され
る上記正規化サンプリング単位情報TNORおよび
上記制御記憶から出力される上記第１種アドレス
情報から上記記憶部を実際にアクセスするための
第２種アドレス情報を発生して上記記憶部に出力
するアドレス変換部を設け、上記制御記憶から１
乃至Ｎサンプリング単位前までの出力データの一
つであるｉ（ｉは１〜Ｎのいずれか）サンプリン
グ単位前の出力データをアクセスするための第１
種アドレス情報が出力された場合に、上記アドレ
ス変換部により、当該第１種アドレス情報を前回
のサンプリング単位におけるｉ−１サンプリング
単位前の出力データの格納先アドレスに変換して
第２種アドレス情報として上記記憶部に出力する
ことによつて、各サンプリング単位毎にＮサンプ
リング単位前までの出力データを所定のアドレス
位置に移動する処理を行なうことなしに所望のサ
ンプリング前の出力データを用いた演算が行なえ
るようにしたものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。なお、本実施例は演算装置が２次の巡回型
デジタル・フイルタの場合であり、第１図と同一
部分には同一符号を付して詳細な説明を省略す
る。図中、２１は制御記憶である。制御記憶２１
は基本的に第１図の制御記憶１３と同様の制御機
能を有している。制御記憶２１の制御記憶１３と
異なる点は次の点にある。すなわち第１図の制御
記憶１３では、前々回出力データ（２サンプリン
グ単位前の出力データ）ｙ（ｎ−２）を読み出す
場合にアドレス“11”が出力され、今回出力デー
タ（現サンプリング単位の出力データ）ｙ（ｎ）
を格納する場合にアドレス“01”が出力されるよ
うになつている。これに対し制御記憶２１では、
上記いずれの場合にもアドレス“11”が出力され
るようになつている。また、制御記憶２１は後述
するように第３図のフローチヤートで示されてい
る処理Ｃのようなデータ移動の処理ステツプを有
していない。なお、レジスタフアイル１１をアク
セスする場合に制御記憶２１から出力される２ビ
ツトのアドレス（第１種アドレス情報）をCS0-1
とする。CS0は上位アドレス、CS1は下位アドレ
スである。 ２２は組合せ部である。組合せ部２２はサンプ
リング周期（サンプリング単位）を与えるクロツ
ク信号CLKに基づいてサンプリング回数に対応
する正規化サンプリング単位情報TNORを発生し、
この情報TNORおよび制御記憶２１から出力され
るアドレスCS0-1を組合せてレジスタフアイル１
１を実際にアクセスするための２ビツト構成のア
ドレス（第２種アドレス情報）ADRS0-1をレジ
スタフアイル１１に出力するようになつている。
組合せ部２２は第５図に示されるように、初期状
態において例えばリセツトされているＴ型フリツ
プフロツプ（以下、Ｆ／Ｆと称する）３１とアド
レス変換部３２とから構成されている。Ｆ／Ｆ３
１上記クロツク信号CLKをクロツク入力とし、
１サンプリング周期毎にセツト，リセツトを繰り
返す。Ｆ／Ｆ３１のセツト／リセツト出力は正規
化サンプリング単位情報TNORとしてアドレス変
換部３２に出力される。アドレス変換部３２はイ
ンバータ３３、イクスクルーシブ・オアゲート
（以下、EX−ORと称する）３４、アンドゲート
３５，３６およびオアゲート３７を有しており、
制御記憶２１から出力されるアドレスCS0-1およ
びＦ／Ｆ３１から出力される正規化サンプリング
単位情報TNORに基づいてアドレスADRS0-1を出
力する。第５図の構成から明らかなように、
ADRS0，ADRS1は下記式で示される。 ADRS0＝CS0 ADRS1＝0・CS1＋CS0・（CS1TNOR） したがつて、サンプリング回数をＴ（Ｔ＝０，
１，２…）とすると、Ｔ，TNOR，CS0-1と
ADRS0-1との関係は下記表に示される通りとな
る。この表から明らかなように、本実施例によれ
ば、
以上詳述したように本発明の演算装置によれ
ば、少量のハードウエアを付加するだけで処理速
度が著しく向上する。
ば、少量のハードウエアを付加するだけで処理速
度が著しく向上する。
第１図は２次の巡回型デジタル・フイルタの原
理を示す図、第２図は従来のデジタル・フイルタ
の構成を示すブロツク図、第３図は従来例の動作
を説明するためのフローチヤート、第４図は本発
明の一実施例を示すブロツク図、第５図は上記実
施例における組合せ部の回路構成図、第６図は上
記実施例の動作を説明するためのフローチヤー
ト、第７図は本発明の他の実施例を示すものでア
ドレス変換部としてのROMの内容例を示す図で
ある。 １１……レジスタフアイル（記憶部）、１３，
２１……制御記憶、１７，１８……セレクタ、２
２……組合せ部、３１……Ｔ型フリツプフロツプ
（Ｆ／Ｆ，制御情報発生回路）、３２……アドレス
変換部。
理を示す図、第２図は従来のデジタル・フイルタ
の構成を示すブロツク図、第３図は従来例の動作
を説明するためのフローチヤート、第４図は本発
明の一実施例を示すブロツク図、第５図は上記実
施例における組合せ部の回路構成図、第６図は上
記実施例の動作を説明するためのフローチヤー
ト、第７図は本発明の他の実施例を示すものでア
ドレス変換部としてのROMの内容例を示す図で
ある。 １１……レジスタフアイル（記憶部）、１３，
２１……制御記憶、１７，１８……セレクタ、２
２……組合せ部、３１……Ｔ型フリツプフロツプ
（Ｆ／Ｆ，制御情報発生回路）、３２……アドレス
変換部。
Claims (1)
- 【特許請求の範囲】 １ 一定単位でサンプリングされた入力データに
対して１サンプリング単位前乃至Ｎサンプリング
単位前の各出力データの関数として表わされる今
回出力データを出力する演算装置において、 或るサンプリング単位における上記入力デー
タ、および上記１サンプリング単位前乃至Ｎサン
プリング単位前の各出力データ、および上記今回
出力データを格納するための記憶部と、 この記憶部に対する上記１サンプリング単位前
乃至Ｎサンプリング単位前の各出力データの書き
込みのための固定のＮ種の第１種アドレス情報、
上記入力データの書き込み並びに読み出しのため
の上記Ｎ種の第１種アドレス情報とは別の第１種
アドレス情報、および上記今回出力データの書き
込みのための上記Ｎサンプリング単位前の出力デ
ータの書き込み先と同一の第１種アドレス情報
を、あらかじめ定められた順序で出力する動作を
各サンプリング単位毎に繰り返すアドレス情報出
力手段と、 サンプリング回数がＮ回となる毎に一巡する正
規化サンプリング単位情報TNORを各サンプリン
グ単位毎に発生する制御情報発生手段と、 この制御情報発生手段から発生される上記正規
化サンプリング単位情報TNORおよび上記アドレ
ス情報出力手段から順次出力される上記第１種ア
ドレス情報を入力とし、この第１種アドレス情報
を上記記憶部をアクセスするための第２種アドレ
ス情報に変換するアドレス変換手段であつて、上
記アドレス情報出力手段から出力される上記第１
種アドレス情報が上記Ｎ種の第１種アドレス情報
に含まれる場合には、サンプリング回数がＮ回と
なる毎に同一の第１種アドレス情報に対する第２
種アドレス情報が一巡し、かつ上記Ｎ種のアドレ
ス情報に対する第２種アドレス情報の種類が各サ
ンプリング単位でＮ種となるように、上記Ｎ種の
第１種アドレス情報の一つを該一つのアドレス情
報を含む上記Ｎ種の第１種アドレス情報の一つに
変換して出力するアドレス変換手段と、 このアドレス変換手段から出力される上記第２
種アドレス情報で指定される上記記憶部のアドレ
ス位置の内容を用いて上記１サンプリング単位前
乃至Ｎサンプリング単位前の各出力データおよび
上記入力データから上記今回出力データを算出す
るための演算回路と を具備し、上記演算回路により上記今回出力デー
タが算出された場合には、同データを上記Ｎサン
プリング単位前の出力データが格納されていた上
記記憶部のアドレス位置に書き込むようにしたこ
とを特徴とする演算装置。 ２ 上記アドレス変換手段が、上記アドレス情報
出力手段から出力される上記第１種アドレス情報
および上記制御情報発生手段から発生される上記
正規化サンプリング単位情報TNORが連結された
情報をアドレス入力とし、その該当アドレス位置
から対応する上記第２種アドレス情報を出力する
ための固定記憶装置であることを特徴とする特許
請求の範囲第１項記載の演算装置。 ３ ADRを上記Ｎ種の第１種アドレス情報の一
つ、Ｌを該アドレス情報のビツト長、およびｎを
2n-1＜Ｎ≦2nを満足する整数とした場合、上記ア
ドレス変換手段が上記ADRの上位（Ｌ−ｎ）ビ
ツトと、｛（ADRの下位ｎビツト／Ｎ）の剰余±
TNOR｝の下位ｎビツトとの連結された情報をＬ
ビツトの上記第２種アドレス情報として出力する
ことを特徴とする特許請求の範囲第１項記載の演
算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2781082A JPS58144970A (ja) | 1982-02-23 | 1982-02-23 | 演算装置 |
| US06/467,347 US4561065A (en) | 1982-02-23 | 1983-02-17 | Arithmetic processing device using sampled input data and several previous output data |
| DE19833306306 DE3306306A1 (de) | 1982-02-23 | 1983-02-23 | Arithmetische verarbeitungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2781082A JPS58144970A (ja) | 1982-02-23 | 1982-02-23 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144970A JPS58144970A (ja) | 1983-08-29 |
| JPH0311565B2 true JPH0311565B2 (ja) | 1991-02-18 |
Family
ID=12231327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2781082A Granted JPS58144970A (ja) | 1982-02-23 | 1982-02-23 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144970A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245607A (ja) * | 1988-03-25 | 1989-09-29 | Ricoh Co Ltd | 合成型良限インパルス応答デジタルフィルタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122952A (en) * | 1978-02-20 | 1979-09-22 | Philips Nv | Irregular quantizer pcm digital filter |
-
1982
- 1982-02-23 JP JP2781082A patent/JPS58144970A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122952A (en) * | 1978-02-20 | 1979-09-22 | Philips Nv | Irregular quantizer pcm digital filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58144970A (ja) | 1983-08-29 |
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