JPH0846865A - プログラマブル・ビデオ変換レンダリング方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 実質的に制限のない数のデジタル・ビデオ効
果を実行する。 【構成】 変換メモリ１４は、順アドレス発生器１６か
らの整数書き込みアドレスに応じてソース画像を蓄積す
る。逆アドレス発生器１８は、変換関数から得た連続関
数式に用い且つライン毎に少なくとも１回は更新された
パラメータに応じて、ターゲット画像のラインに沿うタ
ーゲット画像の各ピクセルに対して、整数部分及び小数
部分を有する読み出しアドレスを発生する。この読み出
しアドレスの各々の整数部分に応じて変換メモリ１４を
アクセスして複数のソース・ピクセル値を得る。補間器
２０は、読み出しアドレスの各々の小数部分に応じてソ
ース・ピクセル値を補間して、対応するターゲット画像
ピクセル値を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ画像変換、特
に、実質的に無数のビデオ効果を発生できるように柔軟
性の高いプログラマブル・ビデオ変換レンダリング（描
画）方法及び装置に関する。

【０００２】

【従来の技術】テレビジョン制作において、カメラで直
接発生したり、又は他の電子手段で合成したビデオ画像
を得て、その画像の一部か又は全画像を実時間で変換す
ることは、しばしば有用である。かかる変換は、簡単な
場合もあり、全表示ラスタに影響を与えたり、垂直又は
水平変位のような簡単な機能を実行したり、大きさ、位
置又は回転を変更したりする。また、変換には複雑な場
合もあり、限定された又は多数の画像領域を込み入った
関係で含んでおり、「爆発するビデオ・ピクチャ」の如
き創造的な方法もある。なお、「爆発するビデオ・ピク
チャ」とは、ビデオ画像が１００の断片に分解し、各断
片が中央から種々の方向に飛び散るようになる画像であ
る。

【０００３】一般的なデジタル・ピクチャ・マニプレー
タ（装置）は、１９８７年８月２５日に発行されたリチ
ャード・エイ・ジャクソンの米国特許第４６８９６８１
号「テレビジョン特殊効果システム」や、米国カリフォ
ルニア州グラス・バレーのザ・グラス・バレー・グルー
プ・インク製カレイドスコープ・デジタル・ピクチャ・
マニプレータである。これらデジタル・ピクチャ・マニ
プレータは、ソース（源）空間内の画像を表すビデオ信
号を受け、この信号を２次元（２Ｄ）ロウパス・フィル
タに通過させる。なお、このロウパス・フィルタは、し
ばしば、ぼやけフィルタ、又はアンチ・エリアシング・
フィルタと呼ばれている。実行する効果に応じて、フィ
ルタの遮断周波数をピクセル毎に調整してもよい。順
（forward）アドレス発生器は、ろ波（フィルタ処理）
したビデオ信号を変換メモリに入力すると共に、２Ｄフ
ィルタ用の適切なフィルタ選択情報を与えるために、書
き込みアドレスを発生する。逆（reverse ）アドレス発
生器は、ターゲット（目標）空間に表示するために、変
換メモリからビデオ信号を出力する読み出しアドレスを
発生する。ターゲット空間の出力ピクセル毎にＸ軸及び
Ｙ軸の両方のアドレスを発生するが、これら両軸のアド
レスの精度は、整数アドレスを超えている。アドレスの
小数、即ち、「サブピクセル」位置を用いて、簡単な線
形４点補間を実行し、ターゲット空間でのピクセルの値
を求める。

【０００４】

【発明が解決しようとする課題】しかし、かかるデジタ
ル・ピクチャ・マニプレータに利用可能な変換は、特定
の組み合わせに限定され、既存の作品を変更するこな
く、新たな変換を実際に実行する程の柔軟性がない。

【０００５】したがって、本発明の目的は、実質的に制
限のない数の創造的なビデオ効果が可能で、柔軟性の高
いプログラマブル実時間ビデオ画像変換レンダリング方
法及び装置の提供にある。

【０００６】

【課題を解決するための手段】本発明のプログラマブル
・ビデオ変換レンダリング方法では、出力画像用の走査
ラインの各部分の任意の逆アドレス・マップを発生し、
適切な式を選択し、適切な定数のグループをレンダリン
グ回路（renderer）に送る。特定組の点にて一致する連
続関数に応じて、出力画像用のターゲット空間内の走査
ラインを、入力画像用のソース空間内の連続ライン・セ
グメントに当てはめる。この連続関数と、特定組の点の
中間の点における入力画像とのエラーを求める。このエ
ラーがしきい値を超えていると、このエラーがしきい値
未満になるまで、連続ライン・セグメントを再分割す
る。各連続ライン・セグメントに対して結果として得ら
れたパラメータをエンコードして、各連続ライン・セグ
メント用のレジスタにこれらパラメータをロードするの
に必要な命令の総数を減らす。各連続ライン・セグメン
トに対してレジスタ内のパラメータを用いて変換関数を
実行し、ターゲット空間内に出力画像をレンダリングす
る逆アドレス・マップを発生する。

【０００７】本発明のその他の目的、利点及び新規な特
徴は、添付図を参照した以下の説明より明らかになろ
う。

【０００８】

【実施例】図２は、本発明により画像をソース空間から
ターゲット空間にレンダリングするのを示す図である。
この図２では、ソース画像内のラインＡＢがターゲット
画像内の走査ラインＡＢの部分に変換されるように、ソ
ース画像をターゲット画像に変換する。この例では、単
一のソースで２次元のみを用いているが、ここに含まれ
る概念は、多数のソースや、深さ次元及び時間次元を含
む４次元にも拡張できる。しかし、図示のために、この
簡単な例を示す。ソース・アドレスの値は、直線の式 Ｙ＝ｍ＊Ｘ＋ｂ を用いて計算できる。適切な定数は、傾き（ｍ）と切片
（ｂ）とである。この式をより適切な形式にするには、
初期条件及び傾きが必要である。

【０００９】この場合、点ＡにおけるＸの初期条件は
０．２であり、Ｘはターゲット画像におけるＸ’変位の
１．２倍のレートで増加する。また、点ＡにおけるＹの
初期条件は、０．８であり、ＹはＸ’変位の１．４倍の
レートで減少する。よって、このライン・セグメントＡ
Ｂの命令（インストラクション）は、ラインの式を用い
て、Ｘ及びＹ間の関係を確立することである。なお、こ
の式の初期パラメータは、Ｘo （点ＡのＸ座標）＝０．
２、Ｙo （点ＡのＹ座標）＝０．８、Ｘinc （Ｘの増分
レート）＝１．２及びＹinc （Ｙの増分レート）＝−
１．４である。これは、レンダリング回路がアドレス・
データのフル・セット（完全な組み合わせ）を発生し
て、ソース画像を適切に走査してターゲット画像を創造
するのに充分なデータの組み合わせである。

【００１０】この方法が利用できる式の可能な組み合わ
せは無限である。連続ライン・セグメントを表す一般的
な数学的級数を、フラクタル（次元分裂図形）式と共に
利用可能である。しかし、好ましい級数は、次の利点に
より簡単な多項式である。 ＊計算を行うのに最少の回路を用いて容易に実現できる
点。 ＊ソース画像内の所望軌線をターゲット画像に一致させ
る比較的簡単で効率のよいアルゴリズムを利用可能な
点。 上述の直線（ストレート・ライン）の例は、１次多項式
である。１次の場合、一般的な変換を行うのに必要なセ
ットが最少である。区分的な近似を行って、ソース画像
内の所望軌線がより良く一致するようにする。例えば、
Ｘ及びＹアドレスの両方の発生に対して直線近似を行っ
たことによるエラーがしきい値よりも大きいと、ターゲ
ット画像内のライン・セグメントを２つ以上のセグメン
トに分解して、全体的なエラーを減らすことができる。

【００１１】一致させることが必要なソース及びターゲ
ット間の軌線に応じて、２つのことを実行して、多項式
の級数に伴うエラーを減少させる。ライン・セグメント
を上述のように小さな片に分解するか、又は、高次の多
項式を用いてもよい。多項式の各付加的な次数に対し
て、付加的な定数が必要である。いずれの場合も、ソー
ス空間のアドレスを再現するのに、多くの情報が必要で
ある。複雑な断片変換の例の場合、最良な結果を得るの
に、２次又は３次の多項式で充分である。

【００１２】ターゲット空間内のビデオ断片が適切なら
ば、各ラインの開始点及び終了点のアドレスのエラーが
最少である。１次多項式（直線）を用いる場合、この多
項式がこれら終点（開始点及び終了点、即ち、端点）に
より定義される。２次多項式を用いる場合、終点基準が
３つの自由度の内の２つを用いる。数学的に簡単なアプ
ローチは、終点間の中点でのエラーをゼロにすることで
ある。その結果のエラーの合理的で簡単な推定は、４分
の１の点でのエラーを計算することにより行える。３次
多項式を用いた場合、終点基準は、４つの自由度の内の
２つを用いる。数学的に簡単なアプローチは、終点間の
３分の１の（トリプル）点のエラーをゼロにすることで
ある。６分の１の点のエラーを計算することにより、エ
ラーを合理的に推定できる。

【００１３】所定の変換関数に応じて、ソース画像から
ターゲット画像をプログラマブル変換レンダリングする
アルゴリズムは次のようになる。 ステップ１：ターゲット画像内の所定の走査ラインに対
して、この走査ラインにマッピングする（位置づける）
ソース画像内の連続ライン・セグメントを見つける。 ステップ２：終点にてライン・セグメント用の逆アドレ
スを計算する。 ステップ３：直線の当てはめにより、エラーが前のライ
ンの経験によるものなのか、変換の特性によるものなの
かが既知の場合、ステップ６に進む。そうでない場合、
逆アドレスの各パラメータに対して、２つの終点に基づ
くラインを当てはめる。

【００１４】点Ａ１（ソース）をＸ１（ターゲット）に
変換し、Ａ２をＸ２に変換する場合、直線の式 Ｘ＝ｍ＊Ａ＋ｂ に対するｍ及びｂを見つける。なお、 ｍ＝（Ｘ２−Ｘ１）／（Ａ２−Ａ１）・・・傾き ｂ＝Ｘ１−ｍ＊Ａ１・・・切片 である。 ステップ４：（オプション）ターゲット・ライン・セグ
メントが短ければ、即ち、６ピクセル未満ならば、直線
の式に進む。 ステップ５：中間点（ｍｐ）における逆アドレス（Ａm
p）を次のように計算する。 Ａmp＝Ａ（中間点）＝（Ａ１＋Ａ２）／２ 線形近似により計算した値を、ステップ３の直線式と比
較する。その差、即ち、エラーが充分に小さければ、終
了。 ステップ６：次の多項式に対して、 Ｘ＝ａ＊Ａ＊Ａ＋ｂ＊Ａ＋ｃ なお、この式は終点及び中間点で真であり、 ｆ（Ａ）＝Ｘ１、Ａ＝Ａ１ ｆ（Ａ）＝Ｘ２、Ａ＝Ａ２ ｆ（Ａ）＝Ｘmp、Ａ＝Ａmp となるが、ａ、ｂ及びｃに対して式の線形セットを解
く。 ステップ７：４分の１点における逆アドレスに対する変
換を次のように計算する。 Ａqp1 ＝第１の４分の１点＝Ａ１＋（Ａ２−Ａ１）／４ Ａqp2 ＝第２の４分の１点＝Ａ１＋３＊（Ａ２−Ａ１）
／４ ４分の１点でのエラーを計算する。このエラーが限界内
であるか、ライン・セグメントが短すぎる、即ち、１０
ピクセル未満であれば、終了する。エラーがいずれかの
４分の１点を超えていれば、ターゲット空間の走査ライ
ンを２つに分割し、ステップ６に戻る。

【００１５】このアルゴリズムは、更に次のように拡張
できる。 ステップ８：ステップ７からのエラーが過大ならば、３
分の１（トリプル）点での逆アドレスを次のように計算
する。 Ａtp1 ＝第１トリプル点＝Ａ１＋（Ａ２−Ａ１）／３ Ａtp2 ＝第２トリプル点＝Ａ１＋２＊（Ａ２−Ａ１）／
３ ステップ９：式 Ｘ＝ａ＊Ａ＊Ａ＊Ａ＋ｂ＊Ａ＊Ａ＋ｃ＊Ａ＋ｄ は、終点及びトリプル点にて真である。すなわち、次の
ようになる。 ｆ（Ａ）＝Ｘ１、Ａ＝Ａ１ ｆ（Ａ）＝Ｘ２、Ａ＝Ａ２ ｆ（Ａ）＝Ｘtp1 、Ａ＝Ａtp1 ｆ（Ａ）＝Ｘtp2 、Ａ＝Ａtp2 ａ、ｂ、ｃ及びｄに対して式の線形セットを解く。 ステップ１０：６分の１点での変換アドレスを次のよう
に計算する。 Ａsp1 ＝第１の６分の１点＝Ａ１＋（Ａ２−Ａ１）／６ Ａsp2 ＝第２の６分の１点＝Ａ１＋５＊（Ａ２−Ａ１）
／６ ６分の１点及び中点でのエラーを計算する。このエラー
が限界内ならば、又は、ライン・セグメントが短すぎ
る、即ち、１０ピクセル未満ならば、終了する。エラー
が３つのライン・セグメントの内の任意において限界外
ならば、新たなターゲット空間の走査ライン・セグメン
ト用の終了点を計算して、各セグメントに対してステッ
プ５に戻る。

【００１６】上述の拡張していないアルゴリズム（ステ
ップ１〜７）は、計算速度が最高であるが、より多くの
データを発生する。拡張したアルゴリズム（ステップ１
〜１０）は、より少ないデータを発生するが、計算に時
間がかかる。

【００１７】図１は、本発明によるプログラマブル・ビ
デオ変換レンダリング用のデジタル・ピクチャ・マニプ
レータのブロック図である。このデジタル・ピクチャ・
マニプレータ（ＤＰＭ）は、ソース空間内の画像を表す
入力ビデオ信号に対して変換を実行する。米国特許第４
６８９０８１号を参照して上述した如く、このデジタル
・ピクチャ・マニプレータは、入力フィルタ１２を具え
ており、このフィルタをビデオ信号が通過する。順アド
レス発生器（ＦＡＧ）１６の制御により、ろ波されたビ
デオ信号を変換メモリ（蓄積手段）１４に蓄積する。こ
の順アドレス発生器１６は、入力フィルタ１２として選
択された特定のフィルタも制御する。逆アドレス発生器
（ＲＡＧ）１８は、ソース空間及びターゲット空間の間
の所望変換に応じて、ソース空間内の隣接するピクセル
の位置を基にしたターゲット空間用のピクセル・アドレ
スを発生する。ターゲット空間内のピクセルは、一般的
にソース空間内のピクセルと一致しないので、逆アドレ
ス発生器１６からのピクセル・アドレスには、整数部分
と小数部分とがあり、ソース空間内の４つのピクセルに
より定義される領域内のソース空間内の点によって、タ
ーゲット空間用のピクセルの位置を定義する。これら４
つのピクセルは、読み出しアドレスの整数部分に応じて
変換メモリ１４から読み出され、補間器（補間手段）２
０に入力する。この補間器２０は、読み出しアドレスの
小数部分に応じて、ソース空間からの４つのピクセルを
組み合わせて、ターゲット空間用のピクセルにする。補
間器２０の出力信号は、変換されたビデオ信号であり、
ターゲット空間内の画像を表す。

【００１８】図３は、単一のデジタル・ビデオ効果（Ｄ
ＶＥ）回路基板上に実現された回路であり、上述で概略
したアルゴリズムを実行するプログラマブル・アーキテ
クチャにて、図１のデジタル・ピクチャ・マニプレータ
を実現するものである。この回路は、制御器（図示せ
ず）からプログラム可能であり、所望の柔軟性があり、
実質的に制限のない範囲のビデオ効果を発生する。逆変
換モデルを用いて、この回路の柔軟性を高めるには、タ
ーゲット空間内の総てのピクセルを逆アドレス（Ｘ及び
Ｙの両方）により供給する必要がある。充分なサブピク
セルの正確さを可能にするＸ及びＹアドレスの両方に必
要な精度は、各アドレスに３２ビットのオーダである。
これは、１ピクセル当たり一般に８ビットのビデオ・デ
ータに比較すると、実際のピクチャの４倍のデータであ
る。変換回路を実時間で、又はほぼ実時間で制御できる
ように、補助ハードウェアを設け、命令は１組の逆アド
レスを発生するように圧縮されたデータとする。最も簡
単な形式においては、任意の逆アドレス・マップの再生
に、直線又は線形（１次）多項式を用いるが、かかるア
プローチでは、所定エラーとするには、非常に多くのデ
ータを発生しなければならない。２次及び３次多項式は
良好に実際に近づくが、２次多項式は３次多項式よりも
多くのデータを与える。しかし、２次多項式は、後述の
如く、計算及びデータの間の妥協が良好になる。ターゲ
ット画像内の総てのライン又はライン部分に対して、Ｘ
及びＹの両方の２次多項式用の１組のパラメータを与え
る。これは、ターゲット画像内のどこから、ターゲット
・ピクセルを導出するかを示している。これら命令は、
後述する如くエンコードされたラン・レングス（ライン
の長さ）であり、これらパラメータを保持するピクセル
の数を与えるので、複雑な効果に対して所定のビデオ・
ラインで、いくつかの異なるパラメータの組を有するこ
とが可能である。

【００１９】命令ファーストイン・ファーストアウト
（ＦＩＦＯ）レジスタ２２は、所望変換に応じて制御器
から命令を受ける。ＦＩＦＯ２２からの命令は、ビデオ
・データを処理するために、ルミナンス・チャンネル用
の用途特定集積回路（ＡＳＩＣ）２４Ｙ及び同様なクロ
ミナンス・チャンネル用ＡＳＩＣ２４Ｃに入力する。こ
れら命令には、コマンド・ワード及びデータ・ワードの
両方がある。ルミナンス・チャンネルＡＳＩＣ２４Ｙ及
びクロミナンス・チャンネルＡＳＩＣ２４Ｃは、図１に
示す順アドレス発生器１６、逆アドレス発生器１８及び
補間器２０を含んでいる。４：２：２フォーマット・デ
ジタル・ビデオの如き入力ビデオ信号をデマルチプレッ
クサ（ＤＥＭＵＸ）２８に入力して、従来周知のタイミ
ング・クロック発生回路３０の制御により、ルミナンス
・コンポーネント（成分）Ｙ及びクロミナンス・コンポ
ーネントＵＶに分離する。コンポーネントＹ及びＵＶを
入力フィルタ１２Ｙ及び１２Ｃに夫々供給する。入力フ
ィルタ１２Ｙ及び１２Ｃのパラメータは、チャンネルＡ
ＳＩＣ２４及び２４Ｃからのフィルタ選択（ＦＳ）出力
により決定する。入力フィルタ１２Ｙ及び１２Ｃからの
コンポーネント出力信号を変換メモリ１４の夫々の部分
に入力する。この変換メモリ１４は、この実施例におい
て、クロミナンス部分１４Ｃ及びルミナンス部分１４Ｙ
に分かれており、各部分は、偶数ブロックＥ及び奇数ブ
ロックＯに分かれている。よって、例えば、ルミナンス
部分の偶数ブロックの変換メモリを１４ＹＥで示す。

【００２０】チャンネルＡＳＩＣ２４の各々は、入力と
して、命令ＦＩＦＯ２２からの命令と、ピクセル・クロ
ックＰＩＸ＿ＣＬＫと、クロック３＊ＰＩＸ＿ＣＬＫ
と、フレーム矩形波又はフレーム・パルスＦＰとを受け
る。なお、クロック３＊ＰＩＸ＿ＣＬＫは、１つのピク
セル期間中に補間用の４つのピクセルを読み出し、１ピ
クセル内に書き込みを行うためにクロック・レートがピ
クセル・クロックの３倍である（変換メモリ１４の各バ
ンクからは１サイクルにつき２ピクセルで、フィルタ１
２からバンクの１つへは１サイクルにつき１ピクセルと
なる）。チャンネルＡＳＩＣ２４の各々は、アドレス信
号（ＡＤＲ）及び書き込みイネーブル信号（ＷＥ）と共
にクロック（ＣＬＫ）を変換メモリ１４の関連した部分
に供給し、補間用に変換メモリからピクセル・データを
受け、変換した出力信号と共に関連したキー信号を発生
する。なお、ルミナンス・チャンネルＡＳＩＣ２４Ｙに
ついては各信号線を示すが、クロミナンス・チャンネル
ＡＳＩＣ２４Ｃについてはバス形式で示す。

【００２１】命令により、ラン・レングス・エンコード
（ラン・レングスがエンコードされた）データの形式で
必要に応じて、しかしライン毎に少なくとも１回、逆ア
ドレス発生器用の多項式変数及び入力フィルタ部分用フ
ィルタ・データをチャンネルＡＳＩＣ２４にロードす
る。いくつかの効果について示したように、１ラインに
つき１回よりも多く、いくつかのパラメータを更新して
もよい。供給されたデータがソース空間からターゲット
空間にマップするので、これらデータは、Ｘ及びＹの両
方に対して２次多項式のパラメータである。制御器は、
操作者の入力に応じて逆変換を計算し、この変換をラン
・レングス・エンコード命令に変える。この計算時間に
より、複雑な効果は「飛行中（実時間で）」に実行でき
ないが、予め計算した効果を実時間で実行できる。

【００２２】チャンネルＡＳＩＣ２４の詳細を図４に示
す。フレーム・パルス（ＦＰ）信号をタイミング発生器
３２に入力する。このタイミング発生器３２は、命令を
デコードするのに必要なタイミング信号を発生する。こ
のタイミング信号は、命令デコード・ステート・マシン
３４に入力する。この命令デコード・ステート・マシン
３４は、制御器から制御信号を受け、この制御器に状態
情報を供給する。命令デコード・ステート・マシン３４
は、命令バス３６に結合しており、デコード用の命令を
受け、イネーブル信号を発生する。このイネーブル信号
により、４個の命令キャッシュ・ステート・マシン（Ｉ
ＣＳＭ）３８、４０、４２や定数レジスタ４４の如き種
々の回路要素に、命令からのデータをロードする。フィ
ルタ選択回路４６は、順アドレス命令キャッシュ・ステ
ート・マシン３８からのパラメータ・データを受け、単
一のオイラーの積分器４８は、順アドレス用の命令キャ
ッシュ・ステート・マシン３８からのパラメータ・デー
タを受ける。これらフィルタ選択回路４６、オイラーの
積分器４８及び命令キャッシュ・ステート・マシン３８
は、順アドレス発生器１６’を構成する。１対の２次オ
イラー積分器５０、５２と共に関連した命令キャッシュ
・ステート・マシン４０、４２が逆アドレス発生器１
８’を構成する。

【００２３】命令キャッシュ・ステート・マシン３８、
４０、４２、５６は、オイラー積分器４８、５０、５
２、５８が必要とする総ての定数を蓄積している。蓄積
された定数の各組に対して、ラン・レングスがある、即
ち、ターゲット・ピクセルに関して、定数がどの程度の
長さにわたって真を維持するかを示す。オイラーの積分
器４８、５０、５２、５８は、命令キャッシュ・ステー
ト・マシン３８、４０、４２、５６から定数を得て、逆
アドレスを発生する。アドレス分解能及びマルチプレッ
クサ（ＭＵＸ）回路（アクセス手段）５４は、２次オイ
ラーの積分器５０、５２からＸ及びＹ逆アドレスの整数
部分を得て、これら値を増分して、メモリ１４用の４つ
の読み出しアドレス（ＸI 、ＹI ；ＸI 、ＹI+1 ；ＸI+
1 、ＹI ；ＸI+1 、ＹI+1 ）を発生する。これらアドレ
スは、ソース空間内で逆アドレスを包囲する。ソース空
間からのこれら４つのアドレスのピクセル値をメモリ１
４から補間器２０’に入力すると共に、２次オイラーの
積分器５０、５２からの逆アドレス（ＸF 、ＹF ）の小
数部分を補間器２０’に入力する。その結果の補間値
を、その逆アドレスに対するターゲット・ピクセル値と
して出力する。

【００２４】図５は、図４のプログラム変換チャンネル
のタイミング図である。順アドレスをピクセル・サイク
ルの中間にて、１ピクセル・サイクルにつき１回供給し
て、ソース空間からのピクセルを変換メモリ１４に書き
込む。図示の如く、１ピクセル・サイクルにつき２書き
込みサイクルと４読み出しサイクルがあり、書き込みサ
イクルの１つのみを用いる。１ピクセル・サイクルにつ
き、４つの読み出しアドレスを供給して、変換メモリ１
４から４ピクセルを補間器２０’に読み出して、対応す
るターゲット・ピクセルを得る。アドレス分解能及びマ
ルチプレックサ回路５４は、書き込みアドレスの最下位
ビットから適切なバンク用の書き込みイネーブル信号Ｗ
Ｅを発生し、適切な時点に書き込み及び読み出しアドレ
スを提供して、適切な書き込み／読み出し動作を確実に
する。チャンネルＡＳＩＣ２４は、キー・チャンネルも
具えており、このキー・チャンネルは、キー命令キャッ
シュ・ステート・マシン５６及び他の２重オイラーの積
分器５８を有しており、ビデオと並行にキーを変換す
る。

【００２５】図６に示すように、プログラマブル・デジ
タル・ピクセル・マニプレータの各命令は、１６ビット
・ワードでもよい。第１ビットは、命令のパリティ・ビ
ットＰであり、命令データ用のパリティを与える。第２
ビットＴは、ランタイム・データのロード及び定数デー
タのロード間の切り替えを行う。第３ビットＦは、どの
ように次の命令ワードを解釈するか、即ち、定数値か、
続く定数値のカウンタを示す値かを定義する。第４ビッ
トＧは、どのように次の３ビットを解釈するか、即ち、
包括的に総てのＡＳＩＣ２４か、特定のＡＳＩＣかを判
断する。次の３ビットＣは、命令が向けられ、ＡＳＩＣ
にハード的に結線されたモード・ラインに一致する個別
のＡＳＩＣアドレスを定義する。残りのビットＡは、内
部定数用のアドレスを定義する。ラン・モードにおい
て、Ａビットは３つのＳビットであり、命令によりどの
命令キャッシュ・ステート・マシン３８、４０、４２、
５６がアドレスされるかを示し、Ｉビット又は個別のフ
ラグ・ビットは、アドレス指定された命令キャッシュ・
ステート・マシン内のどの定数がこの命令により変更さ
れるかを定義する。値が「１」の総てのＩビットに対し
て、定数値データ・ワードが続く。Ｉビットの総ての値
が「０」ならば、この命令は、ラン・レングス計数に対
してＮＯＰ（動作しない）として扱われる。このアドレ
スは、凍結されるか、逆アドレス発生器の凍結されたア
ドレスにジャンプする。よって、活性化されたＩビット
により判断された固定数のバイトが、そして、ターゲッ
ト空間内のピクセルの数を表すラン・レングス値が命令
に続く。これにより、新たな命令が実行用にアクセスさ
れる前に、命令のラン・データを適用可能である。

【００２６】例として、Ｓビットは、次のように定義し
てもよい。 ０：０００− Ｘ逆アドレス発生器４０ １：００１− Ｙ逆アドレス発生器４２ ２：０１０− Ｚ逆アドレス発生器５６ ３：０１１− フィルタ選択／順アドレス発生器、Ｘ及
びＹ発生器３８ ７：１１１− 包括的 逆アドレス発生器４０、４２、５６用のＩビットは、次
のように定義してもよい。 Ｉ５及びＩ４ オイラーの積分器の２次項用の３２ビッ
ト値 Ｉ３及びＩ２ オイラーの積分器の１次項用の３２ビッ
ト値 Ｉ１及びＩ０ オイラーの積分器の０次項用の３２ビッ
ト値 フィルタ選択器／順アドレス発生器３８用のＩビットを
次のように定義してもよい。 Ｉ５ オイラーの積分器の１次オイラー項用の１６ビッ
ト（フィルタ選択） Ｉ４ オイラーの積分器の０次オイラー項用の１６ビッ
ト（フィルタ選択） Ｉ３ オイラーの積分器の１次オイラー項用の１６ビッ
ト（Ｙ順アドレス） Ｉ２ オイラーの積分器の０次オイラー項用の１６ビッ
ト（Ｙ順アドレス） Ｉ１ オイラーの積分器の１次オイラー項用の１６ビッ
ト（Ｘ順アドレス） Ｉ０ オイラーの積分器の０次オイラー項用の１６ビッ
ト（Ｘ順アドレス）

【００２７】フレーム・パルスは、基本的なタイミング
入力であり、総てのタイミングは、この信号から導出さ
れる。内部フレームを図７に示し、タイミング発生器３
２を図８に詳細に示す。フィールド・タイミングに関す
る種々の定数を蓄積するいくつかのレジスタと、１対の
カウンタがある。ゼロの水平計数は、アクティブ・ビデ
オの開始前のサンプルであり、ゼロの垂直計数は、アク
ティブ・ビデオの第１ラインの前のサンプルである。例
えば、ＮＴＳＣシステムにおいて、１ライン当たり８５
８個のサンプルがあるので、ＨＴＥＲＭ（水平期間）を
８５７に設定する。１ラインにつきアクティブ・ビデオ
が７２０サンプルの場合、ブランキングが１３８サンプ
ルなので、ＨＢＬＡＮＫ（水平ブランキング）を１３７
に設定する。２フィールド期間中、一方のフィールドが
２６２ラインで、他方のフィールドが２６３ラインなの
で、ＶＴＥＲＭ１（垂直期間１）を２６１に設定し、Ｖ
ＴＥＲＭ２（垂直期間２）を２６２に設定する。ブラン
キング幅が２０ラインならば、ＶＢＬＡＮＫ（垂直ブラ
ンキング）を２０に設定する。ＨＯＦＦＳＥＴ（水平オ
フセット）及びＶＯＦＦＳＥＴ（垂直オフセット）は、
フレーム内でカウンタがどこにジャンプし、フレーム・
パルスがいつ高から低に移るかを定める。

【００２８】種々の定数を蓄積するレジスタは、定数レ
ジスタ４４（図４）の一部であり、このレジスタには、
定数ロード（非ランタイム）動作（Ｔ＝０）期間中に命
令バスからロードが行われる。タイミング発生器３２を
示す図８において、ＨＴＥＲＭをＨＴＥＲＭレジスタ６
０にロードし、ＨＯＦＦＳＥＴをＨＯＦＦＳＥＴレジス
タ６２にロードし、ＨＢＬＡＮＫをＨＢＬＡＮＫレジス
タ６４にロードし、ＶＴＥＲＭ１をＶＴＥＲＭ１レジス
タ６６にロードし、ＶＴＥＲＭ２をＶＴＥＲＭ２レジス
タ６８にロードし、ＶＢＬＡＮＫをＶＢＬＡＮＫレジス
タ７０にロードし、ＶＯＦＦＳＥＴをＶＯＦＦＳＥＴレ
ジスタ７２にロードする。各ラインの初めに、ＨＴＥＲ
ＭをＨ（水平）カウンタ７４にロードし、ＨＯＦＦＳＥ
Ｔにより変更する。また、各フィールドの初めに、ＶＴ
ＥＲＭをＶ（垂直）カウンタ７６にロードし、ＶＯＦＦ
ＳＥＴで変更する。フレーム矩形波の状態にて制御され
るスイッチＳ１により、適切なＶＴＥＲＭを選択する。
Ｈカウンタ７４は、ピクセル・クロック・レートで計数
値が減っていき（カウント・ダウンし）、各ラインの終
わりにて再ロードを行う。また、Ｖカウンタ７６は、ラ
イン・レートで計数値が減っていき、各フィールドの終
わりにて再ロードを行う。Ｈ比較器７８は、Ｈカウンタ
７４の出力をＨＢＬＡＮＫレジスタ６４からのＨＢＬＡ
ＮＫと比較して、各ラインのアクティブ・ビデオ部分を
識別する。また、Ｖ比較器８０は、Ｖカウンタ７６の出
力をＶＢＬＡＮＫレジスタ７０からのＶＢＬＡＮＫと比
較して、各フィールドのアクティブ・ビデオを識別す
る。比較器７８及び８０の出力信号はアンド・ゲート８
２に入力して、各フレームのアクティブ・ビデオ時間を
示す信号を発生する。

【００２９】命令デコード・ステート・マシン３４（図
４）は、ＡＳＩＣ２４用の制御ステート・マシンであ
る。このステート・マシン３４は、このＡＳＩＣへの命
令、ＲＥＳＥＴ（リセット）の如き直接ハードウェア入
力、命令キャッシュ・ステート・マシン３８、４０、４
２、５６の総てからの状態をモニタすると共に、ＦＩＦ
Ｏの制御状態を制御する。図９は、命令デコード・ステ
ート・マシン３４の状態遷移図である。リセット・ライ
ンが活性化されると、状態は、リセット８４である。待
ち状態８６は、命令間でのホールドを行う。命令を受け
ると、命令状態８８になる。この命令状態８８は、命令
ワードのＴ及びＦビットに応じて、どのような形式の命
令を受けたかを判断するアクティブ状態である。この判
断には、命令実行（ＲＵＮ）状態９０（Ｔ＝１、Ｆ＝
１）と、単一定数（ＳＩＮＧＬＥ＿ＣＯＮＳＴＡＮＴ）
状態９２（Ｔ＝０、Ｆ＝１）と、多定数（ＭＵＬＴＩ＿
ＣＯＮＳＴＡＮＴ）状態９４（Ｔ＝０、Ｆ＝０）と、メ
モリ（ＭＥＭＯＲＹ）状態９６（Ｔ＝１、Ｆ＝０）とが
ある。実行命令では、ラン・レングスが抽出され（ステ
ップ９８）、次に、アドレス指定された命令キャッシュ
・ステート・マシン（ＩＣＳＭ）にデータがロードされ
る（ステップ１００）。命令キャッシュ・ステート・マ
シンがロードされると、他の命令のために命令状態８８
に戻る。

【００３０】図１０は、２次逆アドレス発生器用オイラ
ーの積分器５０及び５２の一方の例を示す。１対の加算
回路１０２、１０４と、１対のスイッチＳ２、Ｓ３と、
１対のアキュムレータ（累積器）レジスタ１０６、１０
８と、適切な帰還路とが、積分器を構成する。第２アキ
ュムレータ・レジスタ１０８の出力信号を利得スケール
（拡大／縮小）回路１１０に入力する。この利得スケー
ル回路１１０は、利得レジスタ１１２にロードされた利
得値により制御される。利得スケール回路１１０からの
拡大／縮尺された値を制限回路１１４に入力する。この
制限回路１１４には、レジスタ１１６及び１１８からの
最小限界及び最大限界がある。この制限回路１１４は、
オリジナル（元）のソース画像のいくつかがターゲット
領域の外になるようにターゲット画像を拡張する状況を
与える。制限回路１１４から結果としてのアドレスを出
力アドレス・レジスタ１２０にクロックする（クロック
に応じて蓄積する）。ＮＯＰ（非動作）実行命令では、
逆アドレス発生器用凍結レジスタ１２２にロードされた
モード・ビットに応じて、出力レジスタ１２０内の現在
のアドレスが変化しないで残るか、ジャンプ・レジスタ
１２４から制限回路１１４にロードされたジャンプ・ア
ドレスを出力レジスタ１２０にロードする。

【００３１】図１１は、書き込みアドレスを発生する１
次順アドレス発生器用オイラーの積分器４８を示す。単
一の加算回路１２６と、スイッチＳ４と、アキュムレー
タ・レジスタ１２８と、適切な帰還路とが積分器を形成
し、利得スケール回路１３０及び関連レジスタ１３２
と、制限回路１３４及び関連レジスタ１３６、１３８、
１４０、１４２とが、順アドレスを発生する。この順ア
ドレスは、出力順アドレス・レジスタ１４４にクロック
される（クロックに応じて蓄積される）。その１つの要
素を図１２に示すフィルタ選択回路４６は、順アドレス
発生器用積分器４８に非常に類似している。各フィルタ
の選択に対して、独立のフィルタ選択積分器が存在す
る。

【００３２】図１３及び図１４は、命令キャッシュ・ス
テート・マシン３８、４０、４２、５６の各々を示す。
入力カウンタ１６０は、ＩＣＳＭ（命令キャッシュ・ス
テート・マシン）増分イネーブル命令により増分される
（計数する）。入力カウンタ１６０からの出力信号は、
後述の如く、ＦＩＦＯのどの列に書き込みを行うかを指
示し、各ＩＣＳＭ増分イネーブル命令により進んで、各
列を循環する。ロード・イネーブル・ゲート１６２は、
ＩＣＳＭロード・イネーブル・コマンドに応じて入力カ
ウンタ１６０が判断したように書き込まれる列内のＦＩ
ＦＯの１つにロード・イネーブル・コマンドを供給す
る。同様に、コピー・イネーブル・ゲート１６４は、Ｉ
ＣＳＭコピー・イネーブル・コマンドに応じて入力カウ
ンタ１６０が判断したように書き込まれる列内のＦＩＦ
Ｏの１つにコピー・イネーブル・コマンドを供給する。
これらイネーブル・コマンドは、命令デコード・ステー
ト・マシン３４が供給する。各列の各ＦＩＦＯ１６６
は、１対の入力端、１対のイネーブル・ライン及びクロ
ック入力端を具えている。各列の最初の６個のＦＩＦＯ
は、パラメータ値を発生し、各列の最後のＦＩＦＯは、
ラン・レングス値を発生する。パラメータＦＩＦＯへの
入力は、データ・ライン又は直前の列の対応ＦＩＦＯか
らである。命令コマンドのＩビットが所定のパラメータ
ＦＩＦＯ用に「１」ビットを有していると、ＩＣＳＭロ
ード・イネーブル信号は、そのＦＩＦＯをイネーブルす
るので、パラメータ値がデータ・ラインから得られる。
命令コマンドのＩビットが所定のパラメータＦＩＦＯ用
に「０」ビットを有していると、ＩＣＳＭコピー・イネ
ーブル信号は、そのＦＩＦＯをイネーブルするので、直
前の列内の対応ＦＩＦＯからそのパラメータ値がコピー
される。

【００３３】ＦＩＦＯ１６６の各列からのパラメータ値
をパラメータ・マルチプレックサ（ＭＵＸ）１６８に入
力する。各列用のラン・レングスＦＩＦＯからのラン・
レングス値をラン・レングス・マルチプレックサ１７０
に入力する。出力カウンタ１７２は、選択信号入力をパ
ラメータ・マルチプレックサ１６８及びラン・レングス
・マルチプレックサ１７０に供給する。選択信号入力に
応じて、パラメータ・マルチプレックサ１６８が１つの
列からのパラメータを１組のレジスタ１７４に通過させ
る。これらレジスタ１７４は、対応積分器／フィルタ選
択回路４６、４８、５０、５２、５８が用いる６つのパ
ラメータ値を蓄積する。同時に、ラン・レングス・マル
チプレックサ１７０を介して、対応するラン・レングス
値をラン・カウンタ１７６にロードする。このラン・カ
ウンタ１７６は、現在実行中のラン命令の開始からター
ゲット空間内のライン用のピクセルを基本にして、カウ
ント・ダウンする。ラン・カウンタ１７６がその終了計
数値に達すると、この終了計数により、出力カウンタ１
７２を増分するので、次の命令がマルチプレックサ１６
８、１７０を介して、パラメータ・レジスタ１７４及び
ラン・カウンタ１７６に転送される。出力カウンタ１７
２が指示する現在実行中の列からの信号は、入力カウン
タ１６０が指示する如き現在書き込まれている列からの
信号と共に、ＦＩＦＯフル・ロジック回路１７８に入力
する。入力カウンタ１６０は、現在実行中として出力カ
ウンタ１７２が指示する列に命令を書き込もうとするこ
とを指示すると、ＦＩＦＯフル信号が出力し、ＦＩＦＯ
フル信号が停止するまで、これ以上の命令が命令キャッ
シュ・ステート・マシンに転送されない。

【００３４】動作において、中央処理装置（ＣＰＵ）
は、任意所定のデジタル・ビデオ効果を実行するのに必
要なパラメータを計算する。爆発する破片の如き複雑な
効果では、かかる計算を「飛行中（実時間）」に行うに
は非常に大変なので、「オフ・ライン」で行う。これら
パラメータは、ラン・レングス・エンコードにより圧縮
された所定のデジタル・ビデオ効果用の命令に形成され
る。これら命令は、１フレームにつき１回よりも頻繁で
はなく更新される定数と、創造される特定の効果に応じ
て１ラインにつき少なくとも１回は更新されるラン定数
とを含んでいる。所定効果用のこれら命令をＣＰＵから
命令ＦＩＦＯ２２にロードする。命令ＦＩＦＯ２２から
の命令は、必要に応じて、各チャンネル・チップ２４の
命令キャッシュ・ステート・マシン３８、４０、４２、
５６及び定数レジスタ４４にロードする。適切な順アド
レス用命令キャッシュ・ステート・マシン３８における
命令により決まるフィルタ選択及び書き込みアドレスに
応じて、入力ビデオをろ波し、メモリ１４にロードす
る。ライン上のターゲット空間内の各ピクセルに対し
て、夫々の命令キャッシュ・ステート・マシン４０、４
２内のパラメータに応じて、２次オイラーの積分器５
０、５２が逆アドレスＸ及びＹを発生する。アドレス分
解能回路５４が、逆アドレスの整数部分を４つの読み出
しアドレスに変換して、補間器２０’への入力となる４
つのピクセル値をメモリ１４から得る。逆アドレスＸ及
びＹの小数部分に応じて、４つのピクセル値を補間し
て、ターゲット空間に出力されるターゲット・ピクセル
値を発生する。

【００３５】

【発明の効果】上述の如く、本発明のプログラマブル・
ビデオ変換レンダリング方法及び装置は、実質的に制限
のない数のデジタル・ビデオ効果を実行できる。これに
は、１組のラン・レングス・エンコード命令としての任
意の逆アドレス・マップを再生する。なお、このラン・
レングス・エンコード命令が有するパラメータは、特定
且つ所望のデジタル・ビデオ効果に応じた多項式を用い
て計算される。また、このパラメータは、積分器を制御
する命令キャッシュ・ステート・マシンにロードされ
る。この積分器からは、デジタル・ビデオ効果の複雑さ
に応じて、１ラインにつき少なくとも１回、及びもっと
頻繁にメモリ・アドレスを発生する。

【図面の簡単な説明】

【図１】本発明によるプログラマブル・ビデオ変換レン
ダリング用のデジタル・ピクチャ・マニプレータの概略
的なブロック図である。

【図２】本発明により、ソース空間からの画像をターゲ
ット空間に行うレンダリングを示す図である。

【図３】本発明によるプログラマブル・ビデオ変換連用
のデジタル・ピクチャ・マニプレータの詳細なブロック
図である。

【図４】図３のデジタル・ピクチャ・マニプレータ用の
プログラマブル変換チャンネルのブロック図である。

【図５】図４のプログラマブル変換チャンネルのタイミ
ング図である。

【図６】図４のプログラマブル変換チャンネル用の命令
ワードを示す図である。

【図７】本発明によるビデオ・データのフレームを示す
図である。

【図８】本発明に用いるタイミング発生器のブロック図
である。

【図９】本発明によるプログラマブル変換チャンネル用
の命令デコード・ステート・マシンの状態図である。

【図１０】本発明に用いるプログラマブル逆アドレス発
生器のブロック図である。

【図１１】本発明に用いるプログラマブル順アドレス発
生器のブロック図である。

【図１２】本発明に用いるプログラマブル・フィルタ選
択回路のブロック図である。

【図１３】本発明に用いる命令キャッシュ・ステート・
マシンを図１４と共に示すブロック図である。

【図１４】本発明に用いる命令キャッシュ・ステート・
マシンを図１３と共に示すブロック図である。

【符号の説明】

１２ アンチ・エリアシング・フィルタ １４ 変換メモリ（蓄積手段） １６ 順アドレス発生器 １８ 逆アドレス発生器 ２０ 補間器（補間手段） ２２ 命令ＦＩＦＯ ２４Ｙ ルミナンス・チャンネル ２４Ｃ クロミナンス・チャンネル ２８ マルチプレックサ ３０ タイミング・クロック発生回路 ３２ タイミング発生器 ３４ 命令デコード・ステート・マシン ３８、４０、４２、５６ 命令キャッシュ・ステート・
マシン ４４ 定数レジスタ ４８、５０、５２、５８ 積分器 ５４ アドレス分解能及びマルチプレックサ（アクセス
手段）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 任意の逆マップ・アドレスを再生し、実
   質的に制限されない数のデジタル・ビデオ効果の特定の
   １つを表す変換関数に応じて、ソース画像からターゲッ
   ト画像を発生するプログラマブル・ビデオ変換レンダリ
   ング方法であって、 上記ターゲット画像の所定走査ラインに対して、上記変
   換関数に応じて上記ソース画像にマッピングする連続ラ
   イン・セグメントを見つける見つけステップと、 第１特定組の点にて一致する上記連続ライン・セグメン
   トに連続関数式を当てはめる当てはめステップと、 上記第１特定組の点の中間の第２特定組の点における上
   記連続ライン・セグメント及び上記連続関数式の間のエ
   ラーを求めるエラー求めステップと、 上記第２特定組の点の任意の１つにおけるエラーが所定
   限界より大きい場合に、上記連続ライン・セグメントを
   複数の短い連続ライン・セグメントに再分割する再分割
   ステップと、 上記第２特定組の点の各々に対して上記エラーが上記所
   定限界未満になるまで、上記短い連続ライン・セグメン
   トの各々に対して上記当てはめステップ、上記エラー求
   めステップ、上記再分割ステップを繰り返す繰り返しス
   テップと、 上記連続ライン・セグメントの各々に対して上記連続関
   数式のパラメータを蓄積する蓄積ステップと、 上記連続ライン・セグメントの各々に対する上記蓄積し
   たパラメータに応じて上記変換関数を実行して、上記ソ
   ース画像から上記ターゲット画像を発生する実行ステッ
   プとを具えたプログラマブル・ビデオ変換レンダリング
   方法。
2. 【請求項２】 上記蓄積ステップにて蓄積を行う前に、
   上記パラメータをラン・レングス・エンコード命令にエ
   ンコードするステップを更に具えることを特徴とする請
   求項１の方法。
3. 【請求項３】 上記連続ライン・セグメントの各々に対
   するラン・レングス・エンコード命令は、更新すべき各
   パラメータ用のデータ命令が続く上記蓄積ステップにて
   更新すべき各パラメータ用のフラグ・ビットを有するコ
   マンド命令と、上記実行ステップにて更新されたパラメ
   ータを用いる連続ピクセルの数を指定するラン・レング
   ス・データ命令とを含むことを特徴とする請求項２の方
   法。
4. 【請求項４】 上記連続関数式は多項式であることを特
   徴とする請求項１の方法。
5. 【請求項５】 上記多項式は１次多項式であることを特
   徴とする請求項４の方法。
6. 【請求項６】 上記多項式は２次多項式であることを特
   徴とする請求項４の方法。
7. 【請求項７】 上記多項式は３次多項式であることを特
   徴とする請求項４の方法。
8. 【請求項８】 任意の逆マップ・アドレスを再生し、実
   質的に制限されない数のデジタル・ビデオ効果の特定の
   １つを表す変換関数に応じて、ソース画像からターゲッ
   ト画像を発生するプログラマブル・ビデオ変換レンダリ
   ング装置であって、 整数の書き込みアドレスを発生する順アドレス発生器
   と、 上記整数書き込みアドレスに応じてメモリに上記ソース
   画像を蓄積する蓄積手段と、 上記変換関数から得た連続関数式用であってライン毎に
   少なくとも１回は更新されたパラメータに応じて、上記
   ターゲット画像のラインに沿う上記ターゲット画像の各
   ピクセルに対して、整数部分及び小数部分を有する読み
   出しアドレスを発生する逆アドレス発生器と、 上記読み出しアドレスの各々の整数部分に応じて上記メ
   モリをアクセスし、複数のソース・ピクセル値を得るア
   クセス手段と、 上記読み出しアドレスの各々の小数部分に応じて上記ソ
   ース・ピクセル値を補間して、対応するターゲット画像
   ピクセル値を得る補間手段とを具えたプログラマブル・
   ビデオ変換レンダリング装置。