JPS63264799A

JPS63264799A - 残響付加装置

Info

Publication number: JPS63264799A
Application number: JP62099179A
Authority: JP
Inventors: 美昭田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1987-04-22
Filing date: 1987-04-22
Publication date: 1988-11-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は残響付加装置に関する。

（従来の技術）電子薬器、リズム楽器、ステレオ再生装置、その他の電
気音響機器などの各種の電気機器において、それらの機
器から優れた臨場感を有する信号が得られるようにする
ために、それらの機器からの出力信号に残り信号を付加
することは、従来から広〈実施されている技術手段であ
り、残響付加装置としては、従来から例えば電気−機械
変換器と機械−電気変換器とを組合わせた残響信号発生
回路、あるいはメモリを用いた残響信号発生回路を用い
て構成された各種形式のものが提案されて来ていること
は周知のとおりである。

（発明が解決しようとする問題点）ところが、従来の残響付加装置において、前記した前者
形式のものにおいては残響時間が機械的な共振系の特性
によって定まるので、任意の所望な残響時間を得ること
が難かしく、また、前記した後者形式のものにおいては
残響信号の発生のためにメモリから信号の読出しを行う
プロセスが比較的に複雑であるという問題点があり、簡
単な構成で所望の残響時間の残響信号が付加できるよう
な残響付加装置の８現が待望された。

（問題点を解決するための手段）本発明は残響が付加されるべき入力信号に所望の群遅延
量を与えるデジタル・フィルタ演算手段と、前記した残
響が付加されるべき入力信号と、前記のデジタル・フィ
ルタ演算手段からの出力信号とを加算する手段とからな
る残響付加装置を提供するものである。

（実施例）以下、添付図面を参照して本発明の残響付加装置の具体
的な内容を詳細に説明する。

第１図は本発明の残響付加装置の一実施例のブロック図
、第２図は所望の残響が付加されるように信号の信号レ
ベルと群遅延量とを指示入力する特性設定入力部の平面
図、第３図はデジタル・シグナル・プロセッサ（ＤＳＰ
）の−個構成を示すブロック図、第４図はデジタル・シ
グナル・プロセッサ（ＤＳＰ）の動作によって得られる
べきフィルタの構成を示すブロック図、第５図は本発明
の残響付加装置の動作説明用のタイミングチャート、第
６図は中央処理装置（ＣＰ　Ｕ）の動作説明用のフロー
チャートである。

本発明の残響付加装置の一実施例のブロック図を示して
いる第１図において、１は残響が付加されるべき音響信
号によるデジタル信号の入力端子であって、この入力端
子１には残響付加装置において所定量の群遅延が与えら
れるとともに、所定の信号レベルになされるべき所定の
信号フォーマットのデジタル信号となされた音響信号（
以下、単にデジタル信号と記載する）が供給される。

前記した入力端子１に供給されたデジタル信号は受（ｉ
部ＲＤで復調される。ＰＬＬはフェーズ・ロックド・ル
ープであり、このフェーズ・ロックド・ループＰＬＬは
受信部ＲＤで復調して得たデジタル・データ中のクロッ
クと、受信部ＲＤ中で発生されたクロックとの位相を同
期させるために用いられる。なお、装置の構成に応じて
、入力信号がシリアル信号となされたり、あるいはパラ
レル信号となされたりされるものであることはいうまで
もない。

前記の受信部ＲＤで復調された信号、例えば。

ＮＲＺ信号は、デジタル・シグナル・プロセッサＤＳＰ
ｕ、ＤＳＰｒに供給される。デジタル・シグナル・プロ
セッサＤＳＰｆｌ、ＤＳＰｒとしては、例えば第３図に
示されているような構成態様のものを使用することがで
きる。なお、第１図中に示されているデジタル・シグナ
ル・プロセッサＤＳＰＱ、ＤＳＰｒと、第３図に具体的
に示されているデジタル・シグナル・プロセッサＤＳＰ
Ｉ２．ＤＳＰｒとは、両者の対応関係が明らかとなるよ
うに、両者における対応する入出力端子について、同一
の符号ａ”ｈ、ｘを付しである。

デジタル・シグナル・プロセッサＤＳＰＱは、ステレオ
信号における左チャンネル信号に対して特性設定入力部
ＣＩＤに設定された群遅延量及び信号レベルを実現すべ
くデジタル・フィルタ演算を行ってデジタル・フィルタ
として機能するような動作を行い、また、デジタル・シ
グナル・プロセッサＤＳＰｒは、ステレオ信号における
右チャンネル信号に対して特性設定入力部ＣＩＤに設定
された群遅延量及び信号レベルを実現すべくデジタル・
フィルタ演算を行ってデジタル・フィルタとして機能す
るように動作するものである。

前記した２つのデジタル・シグナル・プロセッサＤＳＰ
Ｑ、ＤＳＰｒは同じ構成で、がっ、動作態様も同じもの
が使用されるがら、以下の説明においては、前記した２
つのデジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰ
ｒに共通な事項について記述される場合には、両者の区
別をしないで単に、デジタル・シグナル・プロセッサＤ
ＳＰのように添字のＱ、ｒを省いた状態で説明が行われ
ている。

所望の残響が付加された信号が得られるような左チャン
ネル信号の信号レベルと群遅延量及び右チャンネル信号
の信号レベルと群遅延量とを指示入力する特性設定入力
部ＣＩＤには、第２図に示されているような入力部１０
〜１２を備えており、その入力部１０〜１２の摘みの位
置と対応するデジタル・データが出力されるようなもの
として。

例えばデジタル・パルス・エンコーダを用いて構成され
ている。

そして、特性設定入力部ＣＩＤの入力部１０〜１２にお
ける入力部１０は、左右チャンネル信号にそれぞれ与え
られることが必要とされる群遅延量の設定に用いられ、
また入力部１１は例えば。

直接音の信号レベルの設定に用いられ、さらに入力部１
２は例えば残響音の信号レベルの設定に用いられる。

第１図においてＤＰＡは表示部であり、この表示部ＤＰ
Ａでは中央処理装置ＣＰＵから供給される信号に従って
所定の表示を行うのであり、例えば、受信部ＲＤから中
央処理装置ＣＰＵに供給された情報の内のサブコードの
表示が表示部ＤＰＡで行われるようにするのである。

中央演算処理装置ＣＰＵはリード・オンリー・メモリＲ
ＯＭとランダム・アクセス・メモリＲＡＭとを備えてお
り、前記した特性設定入力部ＣＩＤの入力部１０〜１２
で設定された摘みのそれぞれの位置毎に予め定められた
左右チャンネル信号のそれぞれの群遅延量を指定する情
報と左右チャンネル信号のそれぞれの信号レベルを指定
する情報とによって、残響付加装置に供給された入力デ
ジタル信号に前記した特性設定入力部ＣＩＤに設定され
た左右チャンネル信号毎の群遅延量と信号レベルとを生
じさせるように、前記したデジタル・シグナル・プロセ
ッサＤＳＰにおいてデジタル・フィルタ演算が行われる
ように制御したり、表示部ＤＰＡに所定の表示がなされ
るようにしたり、その他、残響付加装置の各部の動作の
制御を行う。

また、第１図においてＳＴＤはシリアルコードの転送部
、ＳＣＧはクロック信号の発生回路、ＭＰ又はマルチプ
レクサ、ＴＤは送信部、２は出力端子である。

デジタル・シグナル・プロセッサＤＳＰの具体的な構成
例を示している第３図において、ＳＤＩはシリアル・デ
ータの入力回路、ＩＢは入力バッファ、ＮＣ−ＲＡＭは
係数ＲＡＭ、ＴＢは転送バッファ、ＰＣＤはパラメータ
制御部、Ｐ−ＲＡＭはプログラムＲＡＭ、ＳＤＯはシリ
アルデータの出力回路、ＳＣＩはシリアル・コード・イ
ンターフェース、Ｄ−ＲＡＭはデータＲＡＭである。

また、ＦＮ−ＲＯＭは定数のメモリ用ＲＯＭ、ＭＵＬは
乗算器、ＡＣＣはアキュムレータ、ＲＥＧはシフタ付レ
ジスタ、ＯＢは出カバソファである。

前記した第３図示のデジタル・シグナル・プロセッサＤ
ＳＰにおける定数のメモリ用ＲＯＭ（ＦＮ−ＲＯＭ）と
乗算器ＭＵＬと、アキュムレータＡＣＣと、シフタ付レ
ジスタＲＥＧ、及び出力バッファＯＢなどからなる構成
部分は、良く知られた回路構成であるとともに、本発明
の説明には直接に関係しないから、それの詳細な説明は
省略する。

前記したプログラムＲＡＭ（Ｐ−ＲＡＭ）は、デジタル
・シグナル・プロセッサＤＳＰが実行すべきプログラム
を予め記憶していて、乗算係数ａｌｏ〜ｂｎ２等のデー
タを記憶することにより係数メモリとして機能する係数
ＲＡＭ（ＮＣ−ＲＡＭ）から、これらのデータを乗算器
ＭＵＬに供給する。

シリアル・コード・インターフェースＳＣＩはシリアル
コード入力端子Ｃおよびシリアルコード出力端子ｄを備
えており、シリアルコードタイミング入力端子ｅから供
給されるクロック（ｉ号及び同期信号（ＬＲＣＫ、ＬＲ
ＣＫバー）によってシリアルコード入力端子Ｃからデー
タ（ＳＤ、ＳＤ’　）を入力したりシリアルコード出力
端子（ｌからデータ（ＳＤ、ＳＤ’　）を出力したりす
る。

前記したパラメータ制御部ＰＣＤは、シリアルコード・
インターフェースＳＣＩからのデータをプログラムＲＡ
Ｍ（Ｐ−ＲＡＭ）および転送バッファＴＢに識別して送
るとともに、転送バッファＴＢから転送タイミングと転
送数とを指定する制御信号Ｔｓ、Ｔｗを出力する０ｇは
パラメータ制御部ＰＣＤのトリガ入力端子である。

前記のパラメータ制御部ＰＣＤは前記したトリガ入力端
子ｇに対して外部がらトリガ（同期信号）入力が供給さ
れたときに、そのトリガ入力によって転送タイミングが
決定された制御信号Ｔｓを発生することができるような
構成になされているが、パラメータ制御部ＰＣＤは前記
した端子ｇに対して外部からトリガ入力が供給されなく
ても、データ（ＳＤ、ＳＤ’　）によってもトリガされ
うるような機能を備えている。

そして第１図に示されている残響付加装置中で使用され
ている２つのデジタル・シグナル・プロセッサＤＳＰＩ
２．ＤＳＰｒは、それのパラメータ制御部ＰＣＤがデー
タ（ｓＤ、ｓＤ′）によってトリガされて動作するよう
にされているので、前記した端子ｇは使用されていない
。

シリアル・データの入力回路ＳＤＩはシリアルデータ入
力端子ａからのオーディオ入力データを直並列変換して
、入力バッファＩＢを介してデータＲＡＭ（Ｄ−ＲＡＭ
）に供給する。図中のｆはシリアルデータ入力およびシ
リアルデータ出力のタイミングをきめるために、シリア
ル・データの入力回路ＳＤＩとシリアル・データの出力
回路ＳＤ○とに供給するデータクロック信号ＢＣＬＫと
チャンネル識別信号ＬＲＣＫとの入力端子である。

第４図は、第１図に示されている本発明の残響付加装置
におけるデジタル・シグナル・プロセッサＤＳＰの演算
動作によって得ようとしているフィルタ特性を得ること
のできるデジタル・フィルタを具体的な回路構成の形で
表わした図であって、この第４図において３は入力端子
、４は単位遅延演算子、５は乗算回路、６は加算回路、
７は出方端子、８は乗算器、ＡＤＤは加算器であり、第
４図に示されているフィルタは同一構成のｎ個のパイク
ワッドフィルタ部ＦＬＴＩ〜ＦＬＴｎを０段縦続接続し
たフィルタ構成になっている。

第４図中において、直接音の系統はｍ個の単位遅延演算
子４，４・・・と乗算器９とによって構成されていて加
算器ＡＤＤに入力されている。前記したｍ個の単位遅延
演算子４，４・・・は、ｎ個のパイクワッドフィルタ部
ＦＬＴＩ〜ＦＬＴｎを０段縦続接続したフィルタ構成の
演算遅れを補正するためのものであり１通常はｍ　＝　
ｎに選定されるべきものである。ただし、前記のｍの値
は０〜ｎの間で可変とすることも可能であり１例えばｍ
　＝　Ｏとした場合には群遅延量に通常の遅延量（ｎ単
位の遅延）がさらに付加された状態になる。

次に、第６図を参照して群遅延量の切換えと信号レベル
の変更とについて説明する１群遅延量の切換えと信号レ
ベルの変更とは、デジタル・シグナル・プロセッサＤＳ
Ｐを実質上構成しているフィルタのプログラムを切換え
たり、あるいはデジタル・シグナル・プロセッサＤＳＰ
を実質上構成しているフィルタの係数ａｌｏ〜ｂｎ２と
対応する係数データ及び乗算係数データｋｌ、に２を切
換えることによって行うことができるのであり、前記の
群遅延量の切換動作と信号レベルの変更との制御は中央
演算処理装置１２ＣＰＵによって行われる。

以下の記述では群遅延量の切換えと信号レベルの変更と
が、デジタル・シグナル・プロセッサＤＳＰを実質上構
成しているフィルタの係数ａｌｏ〜ｂｎ２に対応した係
数データ及び乗算係数データに１、に２の切換えによっ
て行われる場合を例に挙げて説明されている。

さて、前記した中央演算処理装置ＣＰＵはリード・オン
リー・メモリＲＯＭ及びランダム・アクセス・メモリＲ
ＡＭからの制御信号に基づいて、第６図に示すフローチ
ャートに従って動作する構成とされている。

第６図のフローチャートにおいて、スタートすると、シ
ステム・イニシャライズ（ステップ１００）が行われ、
次に、ステップ１０１で特性設定部ＣＩＤに設定された
群遅延入力を読み、次いで。

ステップ１０２で特性設定入力部ＣＩＤに設定された信
号レベルを読む。ステップ１０３でそれまでの設定値と
の変更の有無を判断し、ＹＥＳならば、入力部１２から
乗算係数に１を決定し、入力部１１から乗算係数に１と
に２との和Ｓ二に１十に２を決定する（ステップ１０４
）。すなわち、出方振幅が入力部１２の値によらず、略
々一定となるように、入力部１２は出力における群遅延
量の割合いを指定する役割りをする。そして、その特性
係数を選択しくステップ１０５）、係数設定部に書込ん
で係数の設定を行い（ステップ１０６）、切換パルスを
発生しくステップ１０７）、表示して（ステップ１０８
）、ステップ１０１に戻り、ＮＯならば待ち（ステップ
１０″″９）を経てステップ１０１に戻る。

さらに具体的に説明すると次のとおりである。

すなわち、中央演算処理装置ＣＰＵが例えばＲ３２３２
Ｃのシリアルフォーマットにより第１図のシリアル転送
部ＳＴＤを介してデジタル・シグナル・プロセッサＤＳ
Ｐのシリアルコード入力端子Ｃからデジタル・フィルタ
の係数データを送ると、そのデジタル・フィルタの係数
データは第３図中のシリアルコード・インターフェース
ＳＣＩとパラメータ制御部ＰＣＤとを介して転送バッフ
ァＴＢに送られる。

アドレスは第５図の（ｉ）に示されているような４バイ
ト命令セツトのシリアルデータの３番目で指定し、また
、前記したデジタル・フィルタの係数データは第５図の
（ｉ）に示されているような４バイト命令セツトのシリ
アルデータの４番目で指定する。

前記したデジタル・フィルタの係数データの語長が３２
ビツトの場合には、デジタル・フィルタの係数データを
８ピツ１〜づつ４回に分けて送る。

なお、第５図の（ｉ）に示されているような４バイト命
令セツトのシリアルデータの第１番目のコード１と第２
番目のコード２とはチップイネーブル用のものであり、
これはどのデジタル・シグナル・プロセッサＤＳＰを選
択するのか等を区別するために用いられる。

第５図の（ｈ）のＣＲＳバーはシリアルコードの転送開
始を知らせるスタート信号であり、このシリアルコード
の転送開始のスタート信号ＣＲＳバーはシリアルコード
の転送部Ｓ　Ｔ　Ｄからシリアルコード・インターフェ
ースＳＣＩの入力端子りに印加される。

第１図示の残響付加装置中に示されている２つのデジタ
ル・シグナル・プロセッサＤＳＰ、すなわち、ステレオ
信号における左チャンネル信号に対して特性入力設定部
ＣＨＤに設定された群遅延量と信号レベルとを実現すべ
くデジタル・フィルタ演算を行ってデジタル・フィルタ
として機能するような動作を行うデジタル・シグナル・
プロセッサＤＳＰＱと、ステレオ信号における右チャン
ネル信号に対して特性入力設定部ＣＩＤに設定された群
遅延量と信号レベルとを実現すべくデジタル・フィルタ
演算を行ってデジタル・フィルタとして機能するような
動作を行うデジタル・シグナル・プロセッサＤＳＰｒと
は、それぞれ前述したような動作態様での動作を行う。

そして、第１図示の残響付加装置中に示されている前記
したデジタル・シグナル・プロセッサＤＳＰＱのシリア
ルコード・インターフェース出力端子ｄには、デジタル
・シグナル・プロセッサＤＳＰｒにおけるシリアルコー
ド・インターフェースＳＣＩの入力端子Ｃが接続されて
いるから、デジタル・シグナル・プロセッサＤＳＰＱ、
ＤＳＰｒにおけるそれぞれの転送バッファＴＢに送られ
たデジタル・フィルタの係数データは、それまでに既に
送られているデジタル・フィルタの係数データとともに
、外部同期信号によりトリガーされて係数ＲＡＭ（ＮＣ
−ＲＡＭ）に単位フィルタ毎である５ワードづつ送られ
る。

そして、デジタル・フィルタの係数データを係数ＲＡＭ
（ＮＧ−ＲＡＭ）に書込む第６図中のステップ１０６の
次に前記の同期信号がシリアル転送部ＳＴＤからコード
１．コード２の中に符号化された状態で供給される。

なお、前記したデジタル・シグナル・プロセッサＤＳＰ
Ｑ、ＤＳＰｒのプログラム命令サイクルを決定するクロ
ック信号は、受信部ＲＤにおいて発生するサンプリング
パルスの周波数の１２８倍の周波数のクロック信号ｆｇ
（第５図の（ｇ））が用いられ、そのクロック信号ｆｇ
はクロック入力端子ｆに供給される。

第１図中のＳＣＧはシリアル転送部ＳＴＤの転送速度に
対応した周波数のクロック信号を発生するクロック信号
の発生回路であり、前記したクロック信号の発生回路Ｓ
ＣＧで発生されたクロック信号はデジタル・シグナル・
プロセッサＤＳＰのシリアルコード・インターフェース
ＳＣＩのシリアルコードタイミング信号の入力端子ｅに
供給される。

さて、第１図示の残響付加装置（システム）のタイミン
グチャートを示す第５図において、デジタル・シグナル
・プロセッサＤＳＰＱは時刻ｔ１でデジタル・フィルタ
の係数データを取込むと同時に、それ以前のデジタル・
フィルタの係数データの演算結果を出力し、デジタル・
シグナル・プロセッサＤＳＰｒからの出力とともに第１
図中のマルチプレクサＭＰＸで左右２チャンネルの時分
割信号（第５図の（ａ）の形式）とされた後に、送信部
ＴＤにおいてオーディオデータ変調機能と、送信機能を
有する送信部ＴＤにおいてデジタルオーディオインター
フェースフォーマットに変換されてから出力端子２に送
出される。

なお、入力端子１からデジタルオーディオインターフェ
ースフォーマットで伝送されてきたデジタルデータは、
受信部ＲＤでＮＲＺに復調されたシリアルデジタルオー
ディオデータ（第５図の（ａ））とされて、２つのデジ
タル・シグナル・プロセッサＤＳＰＱ、ＤＳＰｒの各入
力端子ａに印加されるとともに、前記した受信部ＲＤに
おいてはチャンネル識別信号ＬＲＣＫ、ワード識別信号
ＷＣＫ等のタイミング信号を復調して、それを、２つの
デジタル・シグナル・プロセッサＤＳＰＡ、ＤＳＰｒと
送信部ＴＤとに供給することにより、前記の各構成部分
が相互に同期して動作できるようにする。

前記したマルチプレクサＭＰＸは、左チヤンネル信号用
の切換スイッチと、右チヤンネル用の切換スイッチとを
備えており、その２つの切換スイッチがチャンネル識別
信号ＬＲＣＫによって順次交互にオン、オフされること
によって左チャンネルの信号と右チャンネルの信号とを
時間軸上に順次交互に送信部ＴＤに供給する。

前記したステップ１０８による表示部での表示は残響音
の数値表示の他、受信部ＲＤからのデジタル信号のサブ
コードも表示するようになされている０表示部ＤＰＡと
しては例えばドツト・マトリックス型のものを使用でき
、表示部ＤＰＡにおける表示は、中央演算処理装置ＣＰ
Ｕから送られるデータにより行われる。

これまでの実施例の記述では、デジタルフィルタとして
、第４図示のように同一構成のｎ個のパイクワッドフィ
ルタ部を縦続接続した構成のものが使用されるとして説
明したが１本発明の実施に当っては、デジタルフィルタ
として、同−構成のｎ個のパイクワッドフィルタ部を並
列接続した構成のものが使用されてもよく、前記のよう
に同一構成のｎ個のパイクワッドフィルタ部を並列接続
した構成のものとする場合には、直接音の単位遅延演算
子の段数ｍを１とすればよく、オーバーフローに注意し
てデジタル・フィルタ係数データのスケーリングを行な
えばデジタルフィルタが実現できる。

また、これまでの実施例の記述では２次のエエＲを単位
フィルタとして構成したデジタルフィルタを例に挙げて
説明したが、それに限らず、１次のＩＩＲを単位フィル
タとして構成したデジタルフィルタが用いられてもよい
し、また、１次の工ＩＲと２次のＩＩＲとを単位フィル
タとする混合構成のものとするなど、帯域幅や周波数に
よってデジタルフィルタの構成態様を変形して使用でき
ることはいうまでもない。

さらに、前述の実施例においては、特性設定入力部ＣＩ
Ｄにおける入力部１１と入力部１２とから係数ｋｌ、Ｓ
を求め、それらの係数ｋｌ、Ｓを用いて、ｋ２＝Ｓ−ｋ
ｌにより係数に２を決定する場合について述べたが１本
発明は前記のような実施の態様に限られるものではなく
、例えば、入力部１２から係数に１を求めるとともに、
入力部１１から係数に２を求めるようにしてもよい、こ
の場合にはｋｌ＝δに２（ただし、０≦δ≦１）とする
ことにより、残響音の信号レベルを直接音の信号レベル
に比例して設定できる。しかし、前記のようにして残響
音を付加した場合には、演算装置における演算結果にオ
ーバーフローを生じ易くなるから、第１図中にブロック
ＯＶＦで示されているようなオーバーフロー検出手段を
設けて、演算装置における演算結果にオーバーフローが
生じたときには、その状態が表示部ＤＰＡに表示される
ようにすることは望ましい実施の態様である。

なお、使用されるべきデジタル・シグナル・プロセッサ
ＤＳＰとしても、既述したような構成態様のものに限ら
れるものではなく、要するにデジタル・シグナル・プロ
セッサＤＳＰはプログラマブルなデジタル信号演算手段
の一実施態様に過ぎないのである。また、これまでの実
施例においてはデジタル信号入力及びデジタル信号出力
のシステムについて説明したが、本発明の実施はそのよ
うなシステム形態のものに限定されるものではなく、例
えば入力側にＡＤコンバータ、出力側にＤＡコンバータ
を用いて、アナログ信号入力及びアナログ信号出力とし
たシステムについても本発明が適用できることは勿論で
ある。

（発明の効果）以上、詳細に説明したところから明らかなように、本発
明の残響付加装置は残響が付加されるべき入力信号に所
望の群遅延量を与えるデジタル・フィルタ演算手段と、
前記した残響が付加されるべき入力信号と、前記のデジ
タル・フィルタ演算手段からの出力信号とを加算する手
段とからなるものであって、この残響付加装置では信号
に与えるべき群遅延量と信号レベルとを特性入力設定部
の摘みの操作により設定するだけで、信号に所望の残響
が付加されるのであり、本発明の残響付加装置によれば
、既述した従来の同層点はすべて良好に解決できるので
ある。

【図面の簡単な説明】

第１図は本発明の残響付加装置の一実施例のブロック図
、第２図は特性設定入力部の平面図、第３図はデジタル
・シグナル・プロセッサの一例構成を示すブロック図、
第４図はデジタル・シグナル・プロセッサの動作によっ
て得られるべきフィルタの構成を示すブロック図、第５
図は本発明の残響付加装置の動作説明用のタイミングチ
ャート、第６図は中央演算処理装置（ＣＰ　Ｕ）の動作
説明用のフローチャートである。１・・・デジタル信号の入力端子、２・・・出力端子、
３・・・入力端子、４・・・単位遅延演算子、５，８．
９・・・乗算回路、６・・・加算回路、７・・・出力端
子、１０〜１２・・・入力部、ＲＤ・・・受信部、ＰＬ
Ｌ・・・フェーズ・ロックド・ループ、ＤＳＰＱ、ＤＳ
Ｐｒ・・・デジタル・シグナル・プロセッサ、ＣＩＤ・
・・特性設定入力部、ＤＰＡ・・・表示部、ＣＰＵ・・
・中央演算処理装置、ＲＯＭ・・・リード・オンリー・
メモリ、ＲＡＭ・・・ランダム・アクセス・メモリ、Ｓ
ＴＤ・・・シリアルコードの転送部、ＳＣａ・・・クロ
ック信号の発生回路、ＭＰＸ・・・マルチプレクサ、Ｔ
Ｄ・・・送信部、ＳＤＩ・・・シリアル・データの入力
回路、ＩＢ・・・入カバソファ、ＮＣ−ＲＡＭ・・・係
数ＲＡＭ、ＴＢ・・・転送バッファ、ＰＣＤ・・・パラ
メータ制御部、Ｐ−ＲＡＭ・・・プログラムＲＡＭ、Ｓ
ＤＯ・・・シリアルデータの出力回路、ＳＣＩ・・・シ
リアルコード・インターフェース、ＯＶＦ・・・オーバ
ーフロー検出部、Ｄ　−ＲＡ　Ｍ−・・データＲＡＭ、
ＦＮ−ＲＯＭ−・・定数のメモリ用ＲＯＭ、ＭＵＬ・・
・乗算器、ＡＣＣ・・・アキュムレータ、ＲＥＧ・・・
シフタ付レジスタ、ＯＢ・・・出力バッファ、ＢＣＬＫ
・・・データクロック信号。ＬＲＣ，Ｋ・・・チャンネル識別信号、ＦＬＴＩ〜ＦＬ
Ｔｎ・・・同一構成のｎ個のパイクワッドフィルタ部。ＡＤＤ・・・加算器、特許出劇人　　日本ビクター株式台社手続補正書（自発）昭和６２年Ｓ月２２日特許庁長官　黒　１）明　雄　殿２、発明の名称残響付加装置３、補正をする者事件との関係　　　　特　許　出願人任　所　神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２）　　日本ビクター株式会社４、代理人６・補正０対象　　　　　　　　　　　　　　　　７・
１−明細書第２５頁第１２行ｒ合社」をｒ会＆」に補正
する。

Claims

【特許請求の範囲】

残響が付加されるべき入力信号に所望の群遅延量を与え
るデジタル・フィルタ演算手段と、前記した残響が付加
されるべき入力信号と前記のデジタル・フィルタ演算手
段からの出力信号とを加算する手段とからなる残響付加
装置