JPS63316165A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴリ
ズムに基いて処理し、時系列データとして出力するデジ
タル信号処理装置に関する。

（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置（デジタル・シグナルΦプロセ
ッシング争システム、ＤＳＰシステム）である。

近年、デジタル回路のＬＳＩ化が急速に進み、ワンチッ
プ上にＤＳＰシステムが容易に実現できるようになり、
更に、アナログ信号処理に比べて高精度処理が可能、パ
ラメータの設定により任意の特性が安定して均一に得ら
れる、無調整化が可能となる等の特徴を有するため、Ｄ
ＳＰシステムが急速に実用化されるようになった。また
、ＤＳＰシステムの応用範囲は、音声信号処理、通信信
号処理、計測信号処理、画像信号処理、地震波信号処理
、水中音響信号処理等に広がり利用されている。

また、オーディオ分野に於いてもＣＤ（コンパクト・デ
ィスク）プレーヤやＤＡＴ（デジタル・オーディオ・テ
ープ）プレーヤの如く、オーディオ信号のデジタル処理
化が進むに伴って、オーディオ信号をデジタル処理する
ＤＳＰシステムが実用化きれている。

従来のＤＳＰシステムは、デジタルフィルタを容易に形
成できるように第６図に示すアーキテクチャを有してい
る。

第６図に於いて、データバスＢＵＳには、入出力回路（
Ｉｌｏ）（１）、データＲＡＭ（２）、乗算器（３）、
演算回路（ＡＬＵ）（４）、アキュームレータ（ＡＣＣ
）（５）等が接続され、データＲＡＭ（２）の出力とデ
ータＲＯＭ（６）の出力が乗算器（３）に接続きれ、乗
算器（３）の乗算結果出力がＡＬＵ（４）の一方の入力
に印加されている。これらの各回路は、プログラムＲＯ
Ｍ（７）から順次読み出される命令を解読するデコーダ
（８）からその命令に応じて出力されるマイクロコード
信号によって制御きれる。

デジタルフィルタの実現に於いては Ｙ＝Ａ−ｘ　Ｉ　＋　Ｂ−ｘ　ｌ−１＋Ｃ−Ｘ　ｌ−ｘ
　　”””という形の積和演算が繰返し表われる。この
デジタルフィルタをＤＳＰシステムで実現する場合には
、フィルタ内の節点の計算順序を決定して、プログラム
を作成し、そのプログラムをプログラムＲＯＭ（７）に
格納すると共にデータＲＯＭ（６）内に計算式の定数を
格納しておく。そして、プログラムを実行することによ
り、積和演算が為され、演算結果はデータＲＡ　Ｍ　（
２）に順次記憶される。

（ハ）発明が解決しようとする問題点 第６図に示されたＤＳＰシステムをオーディオ分野に使
用した場合、グラフィフィコライザ機能、バス・トレブ
ル、ラウドネス、ロープ−スト機能、サラウンド効果機
能等のオーディオに必要な機能を実現できるが、オーデ
ィオ信号は左と右の２チヤンネルの信号があるため、上
述の機能を実現するための処理を左と右のチャンネルの
信号に各々施さなければならない。また、左と右のチャ
ンネルを独立して特性を変えるためには、各々異なった
定数をデータＲＯＭに書き込んでおかなければならない
。

従って、ＣＤプレーヤやＤＡＴプレーヤでは、信号のサ
ンプリング周期が４４．１ＫＨｚや４８ＫＨｚのように
高い周波数であるため、上述の機能を実現するための処
理をすべてサンプリング周期の間に、左と右のチャンネ
ルの各々に実行し終えなければならない。ゆえに、ＤＳ
Ｐシステムの処理速度に応じては、上述の機能のいずれ
かが実現できなくなることもある。即ち、ＤＳＰシステ
ムのスルーブツトが悪くなる欠点があった。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
入力されたデジタルデータ及び演算結果データを複数記
憶する第１のＲＡＭと、デジタルフィルタを実現するた
めの複数の定数を記憶する第２のＲＡＭと、前記第１の
ＲＡＭのアドレスを指定する第１のデータポインタと、
前記第２のＲＡＭのアドレスを指定する第２のデータポ
インタと、前記第１のＲＡＭと第２のＲＡＭから読み出
されたデータを乗算する乗算器と、該乗算器の乗算結果
とアキュームレータに保持された演算結果とを演算しそ
の演算結果をアキュームレータに保持させる演算回路（
ＡＬＵ）とを少なくとも有するデジタル処理回路を一対
備え、該一対のデジタル処理回路を、予めプログラムさ
れた命令を解読して制御信号を出力する制御回路で同時
に制御することにより、左と右のチャンネルの信号を各
々独立して同時に処理し、スルーブツトを向上したデジ
タル信号処理装置を提供するものである。

（＊）作用 上述の手段によれば、例えば、デジタルフィルタを実現
するプログラムが実行きれると、第１のＲＡＭから読み
出されたデータと第２のＲＡＭから読み出された定数と
が乗算器により乗算され、更に、乗算結果とアキューム
レータに保持されたデータとが加算又は減算処理され、
その処理結果が再びアキュームレータに保持きれる。こ
の動作は、一対のデジタル処理回路の各々に於いて、同
時に行われ、その結果、２つの入力データ、即ち、左チ
ャンネルと右チャンネルのデータに対して同時に積和演
算が為され、フィルタ動作が行われるのであり、従来に
比べて２倍のスルーブツトが得られる。また、左と右の
チャンネルで異なったフィルタ特性を得る場合にも、各
々のデジタル処理回路の第２のＲＡＭに異なる定数を記
憶させた後、同一の積和演算を行うことで実現できる。

（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、一
対のデジタル処理回路（９）（１０）と、該デジタル処
理回路（９）（１０）（７）データバス（Ｂｕｓｔ）（
ＢＬＩＳ２）（１１）に接続されたデータ入出力回路（
１２）と、同様にデータバス（１１）に接続されたイン
ターフェイス回路（１３）と、これらデジタル処理回路
（９）（１０＞、データ入出力回路（１２）、および、
インターフェイス回路（１３）の動作を制御する制御回
路（１４）とから構成されたオーディオ用のＤＳＰシス
テムである。

データバス（１１）は、各々８ビツト×３の２４ビツト
構成である。データ入出力回路（１２）は、入力端子Ｉ
Ｎに外部から印加された１６ビツトの左チャンネルと右
チャンネルのサンプリングデータ（例えば、ＣＤプレー
ヤの場合はサンプリング周波数が４４．１ＫＨｚのデー
タ）をシリアルに入力し、左チャンネルのデータはデー
タバス（１１）のＢＵＳｌに、右チャンネルのデータは
データバス（１１）のＢＵＳ２に送出し、更に、データ
バスＢＵＳ１に送出された処理済の左チャンネルのデー
タとデータバスＢＵＳ２に送出された処理済の右チャン
ネルのデータを受は取り、出力端子ＯＵＴから交互にシ
リアル出力するものである。インターフェイス回路（１
３）は、ＤＳＰシステムとマイクロコンピュータ（不図
示）の間のデータ送受を行うものであり、マイクロコン
ピュータから印加されたデジタルフィルタの定数等をデ
ータバス（１１）に各々送出し、また、データバス（１
１）に送出されたシステムスティタスデータ等を受は取
りマイクロコンピュータに送出するものである。

データ処理回路（９）は左チャンネルのデータ処理用で
、データ処理回路（１０）は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路（９）（１０）は、データバス（１１）、データ
ＲＡＭ（１５）、定数ＲＡＭ（１６）、定数ＲＯＭ　（
１７）、アドレスポインタ（１Ｂ）（１９）（２０）、
乗算器（ＭＵＬ）（２１）、ＡＬＵ（２２）、アキュー
ムレータ（ＡＣＣ）（２３）、テンポラリ−レジスタ（
ＴＭＰｌ、ＴＭＰ２．・・・）（２４）を有している。

データＲＡＭ（１５）は、データ入出力回路（１２）か
ら送出された処理前のデータ及び演算処理後のデータを
記憶する２４ビツト×１２８の容量を持つ第１のＲＡＭ
であり、データバス（１１）及び乗算器（２１）の入力
に接続される。定数ＲＡＭ（１６）は、インターフェイ
ス回路（１３）から送出諮れるデジタルフィルタの係数
等の定数を記憶する１６ビツト×２５６の容量を持つ第
２のＲＡＭであり、データバス（１１）及び乗算器（２
１）の他方の入力に接続される。アドレスポインタ（１
８）は、８ビツトで構成されデータＲＡ　Ｍ　（Ｉｓ）
のアドレス指定を行うものであり、制御回路（１４）か
ら出力されるマイクロコードｌＮＧ１及びＤＥＣｌで制
御され、保持しているアドレスデータをインクリメント
（＋１）及びデクリメン）（−１）する機能を備えると
共に、プログラムによって任意の値が設定できるレジス
タと、設定された値とアドレスデータを比較する回路を
内蔵し、アドレスデータをインクリメントした結果が設
定値を越えると「０」になり、デクリメントの結果が「
０」未満になると設定値になる機能、即ち、ｒ□、と設
定値の間を循環する機能を有している。この循環アドレ
ス指定機能を使用してデジタルフィルタの積和演算を簡
単化している。（詳細は後述する。）また、アドレスポ
インタ〈１９）は、定数ＲＡＭ（１６）のアドレスを指
定する１０ビツトのポインタであり、制御回路（１４）
から出力されるマイクロコードｌＮＣ２で制御され、ア
ドレスデータをインクリメントする機能と、制御回路（
１４）から出力されるマイクロコードＣＬＥＡＲ２によ
って「０」にクリアされる機能を有している。更に、ア
ドレスポインタ（２０）は、定数ＲＯＭ（１７）のアド
レスを指定する８ビツトのポインタであり、制御回路（
１４）から出力されるマイクロコードＤＥＣ３によって
アドレスデータをデクリメントする機能を有している。

乗算器（２１）は、２４ビツト×１６ビツトの乗算をす
るものであり、Ａ入力は２４ピツト、Ｂ入力は１６ビツ
トで、その乗算結果は１サイクル後に確定するものであ
る。更に、乗算器（２１）のＡ入力とＢ入力には、入力
選択回路ＭＰＸＡとＭＰＸＢが設けられ、入力選択回路
ＭＰＸＡは、制御回路（１４）からのマイクロコードＡ
−ＢＵＳによりデータバス（１１）を選択し、マイクロ
コードＡ−ＤＲＡＭによりデータＲＡＭ（１５）を選択
してＡ入力に印加し、入力選択回路ＭＰＸＢは、マイク
ロコードＢ−ＢＵＳによりデータバス（１１）を選択し
、マイクロコードＢ−ＣＲＡＭにより定数ＲＡＭ（１６
）を選択し、マイクロコードＢ−ＣＲＯＭにより定数Ｒ
ＯＭ（１７）を選択してＢ入力に印加する０乗算結果は
３２ビツトで出力される。

ＡＬＵ（２２）は３２ビツトの演算回路であり、一方に
入力された３２ビツトの乗算結果と他方に入力された３
２ビツトのＡ　ＣＣ（２３）のデータをマイクロコード
ＡＤＤによって加算処理して、その結果をＡ　ＣＣ（２
３）４ｍ転送する。Ａ　ＣＣ（２３）（７）　３２ビツ
トのうち、上位２４ビツトはデータバス（１１）と接続
され、下位８ビツトは補助バス（２５）によってテンポ
ラリ−レジスタ（２４）の下位８ビツトと接続されてい
る。テンポラリ−レジスタ（２４〉は、３２ビツトのレ
ジスタＴＭＰ１　、ＴＭＰ２・・・ＴＭＰ８で構成され
、３２ビツトのデータを最大８個保持するレジスタであ
り、各々の上位２４ビツトはデータバス（１１）と接続
される。データバス（１１）と補助バス（２５〉によっ
て、テンポラリ−レジスタ（２４）とＡＣＣ（２３）間
で３２ビツトデータの転送が行われる。

制御回路（１４）は、プログラムを記憶するプログラム
ＲＯＭ（２６）と、プログラムＲＯＭ　（２６）（７）
　７ドレスを指定するプログラムカウンタ（ＰＣ）（２
７）と、読み出された命令を解読するインストラクショ
ンデコーダ（Ｉ−ＤＥＣ＞（２８）とを有する。プログ
ラムＲＯＭ（２６）は、３２ビツト×５１２の容量を有
し、デジタルフィルタを実現するためのプログラム、及
び、その他必要なプログラムが格納される。インストラ
クションデコーダ（２８）は、命令を解読してマイクロ
コードを出力するものであり、アドレスポインタ（１８
）（１９）（２０）を制御するｌＮＣｌ、ｌＮＣ２、Ｄ
ＥＣＩ　、ＣＬＥＡＲ２、ＤＥＣ３や、入力選択回路Ｍ
ＰＸＡ　、ＭＰＸＢを制御する。

Ａ−ＢＵＳ　、Ａ−ＤＲＡＭ、Ｂ−ＢＵＳ　、Ｂ−ＣＲ
ＡＭ、Ｂ−ＣＲＯＭ、あるいはＡ　Ｌ　Ｕ（２２）を制
御するＡＤＤ　、ＴＨＲ等を出力する。このマイクロコ
ードは、各々データ処理回路（９）（１０）の各部の共
通する回路に印加されるため、一つの命令の実行によっ
てデータ処理回路（９）（１０）を同時に同一の制御が
行われる。

第１図に示されたＤＳＰシステムに於いて、デジタルフ
ィルタを構成するために必要な命令の例を第２図に示す
。第２図に於いて、ＭＵＬ命令は乗算命令であり、乗算
器（２１）の入力Ａ及び入力Ｂに入力される対象を選択
し、乗算を行わせるものである。ＡＰ命令は、アドレス
ポインタ（１８）（１９）（２０）のインクリメント、
デクリメントあるいはクリアを行うものである。ＡＬＵ
命令はＡＬＵ（２２）の制御命令であり、ＡＬＵＡＤＤ
は、入力された２つのデータをＡＬＵ（２２）で加算し
、加算結果をＡ　ＣＣ（２３）に保持させ、ＡＬＵＴＨ
Ｒは、乗算器（２１）からの乗算結果をそのままＡ　Ｃ
Ｃ（２３）に保持させる命令である。ＲＡＭＩＤ、ＴＭ
ＰＩＤ、ＴＭＰ２Ｄはストア命令であり、データバス（
１１）のデータをデータＲＡＭ（１５）、テンポラリ−
レジスタ（２４）に記憶さセル。ＡＣＣ８，ＴＭＰＩＳ
、ＴＭＰ２Ｓは、転送命令であり、Ａ　ＣＣ（２３）、
テンポラリ−レジスタ（２４）のデータをデータバス（
１１）及び補助バス（２５）に送出する命令である。

ところで、オーディオの信号処理に於いて、グラフィッ
クイコライザを実現する場合、’ＩＩ−ｘ、Ａ＋　］（
］１−４Ｂ＋Ｘ＋−＊Ｃ＋’＋−＋Ｄ＋７＋−＊Ｅ（Ａ
、Ｂ、Ｃ，Ｄ、Ｅは定数） で表わきれる積和演算によって実現きれる帯域デジタル
フィルタを複数段縦続接続することによって得られる。

第３図は、２次の直接型ＩＩＲフィルタの帯域デジタル
フィルタを２段縦続接続することによって２バンドのグ
ラフィックイコライザを実現するものである。第３図に
於いて、（２９）Ｚ−”は単位時間（ここではサンプリ
ング周期）の遅延素子であり、（３０）は定数Ａ−Ｊの
乗算素子、（３１）は加算素子である。Ｘ、はフィルタ
に入力される入力データであり％Ｚｌはフィルタ出力で
ある。オーディオシステムの場合、係るフィルタ処理は
、左チャンネルの信号及び右チャンネルの信号に対して
行われなければならないが、第１図に示されたＤＳＰシ
ステムでは、第３図のデジタルフィルタを実現するプロ
グラムの１回の実行により、デジタル処理回路（９）（
１０）の両方が同じ動作をするため、左チャンネルの信
号と右チャンネルの信号に対するフィルタ処理が同時に
為される。

そこで、第１図に示されたＤＳＰシステムに於いて、第
３図のデジタルフィルタを実現する動作を第４図及び第
５図を用いて説明する。

第４図は、第３図のデジタルフィルタを実現するプログ
ラムを示す図であり、第５図は、データＲＡ　Ｍ　（１
５）と定数ＲＡＭ（１６）に記憶詐れるデータの割り付
は図である。第４図のプログラムによって、定数の乗算
をＣ，Ｂ、Ａ、Ｅ、Ｄ、Ｈ，Ｇ、Ｆ、Ｊ。

■の順で行うために、定数ＲＡＭ＜１６）のアドレス「
０」から「９．までには、同一順序で定数が格納される
。一方、データＲＡＭ（１５）には！　＋　＋　３’　
ｒｅ２、のデータが３アドレスおきに書き込まれている
が、サンプリング周期、即ち、一つの入力データＸＩ＋
ｒに対するフィルタ処理期間毎に、１アドレスずらして
Ｘ＋＋＋ｅ　Ｖ＋＋＋ｒ　ＺＩ＋１を書き込むことによ
り、遅延素子（２９〉による遅延データを作成している
。よって、第３図に示されたデジタルフィルタの場合に
は、アドレスポインタフ１８）は、ｒ□、〜「７」の循
環アドレス指定、及び、アドレスポインタ（１９）は、
「Ｏ」〜「９．の循環アドレス指定となるようにプログ
ラムによって設定しておく。

ここで、入力データＸ、に対して第４図のプログラムの
ステップ「Ｏ」を実行する時点に於いて、データＲＡＭ
（１５）の内容が第５図の（イ）の如くであり、アドレ
スポインタ（１Ｂ）（１９）が共にアドレス「０」であ
るとき、ステップ「０」が実行されると、乗算器（２１
）の入力Ａ及びＢには、データＲＡＭ（１５）のアドレ
スｒＯ」に記憶されているデータｘ＋−ｘ（２サンプル
前の入力データ）と定数ＲＡＭ（１６）のアドレス「０
」に記憶されている係数Ｃが印加されるが、その乗算結
果は、次のステップで確定し出力きれる。また、ステッ
プ「０」の最後に、命令ＡＰＩＩＮＣ，ＡＰ２ＩＮＣに
より、アドレスポインタ（１Ｂ＞（１９）が共にインク
リメントされ、その内容が「１」となる。

ステップ「１」が実行されると、ステップ’　ＯＪ　と
同様にデ　’）ＲＡＭ（１５）と定数ＲＡＭ（１６）が
乗算器（２１）の入力として選択され、各々、アドレス
「１」に記憶されたデータＸ、−と定数Ｂが乗算器（２
１）に印加される。また、前回のステップ「０．で乗算
された結果は、命令ＡＬＵＴＨＲにより、ＡＬＵ（２２
）を素通りしてＡ　ＣＣ（２３）に最初の乗算結果Ｃ”
ｘ＋−ｔがストアきれる。ステップ’　１　」（Ｆ＞最
後ニ、命令ＡＰＩＩＮＣ，ＡＰ２ＩＮＣにより、アドレ
スポインタ（１８）（１９）がインクリメントされ、そ
の内容はアドレス「２」となる。

次に、ステップ「２」が実行されると、命令ＭＵＬＡ−
ＢＵＳ　、Ｂ−ＣＲＡＭにより、乗算器（２１）の入力
Ａにはデータバス（１１）、入力Ｂには定数ＲＡ　Ｍ　
（１６）が選択される。一方、命令ＴＭＰＩＳにより、
テンポラリ−レジスタＴＭＰＩの内容がデータバス（１
１）に送出され、命令ＲＡＭＩＤにより、データバス（
１１）に送出されたデータが、アドレスポインタ（１８
）で指定されるデータＲＡＭ（１５）のアドレスｒ２．
にストアされる。このとき、テンポラリ−レジスタＴＭ
ＰＩには、サンプリング周期毎にデータ入力回路（１２
）に外部から印加された入力データｘ１が予めストアさ
れている。従って、入力データｘ１は、乗算器（２１）
によって定数ＲＡＭ（１６）から読み出された定数Ａと
乗算されると共に、データＲＡ　Ｍ　（１５）のアドレ
ス「２」にストアされる。一方、命令ＡＬＵＡＤＤによ
り、ＡＣＣ（２３）にストアされているＣ　＠　Ｘ　、
、とステップｒ１．の乗算結果Ｂ−ｘ、−，の加算が行
われ、その結果Ｂ”　Ｘ　Ｉ−１＋　Ｃ＠　ｚ　ｒ−１
がＡ　ＣＣ（２３）にストアきれる。ステップ「２」の
最後に、アドレスポインタ（１Ｂ）（１９）がインクリ
メントされ、その内容はアドレスｒ　３　Ｊとなる。

ステップｒ３．が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡＭ（１５）と定数ＲＡＭ（１
６）のアドレス「３」にストアされているデータｙ、−
１と定数Ｅが印加され、命令ＡＬＵＡＤＤにより、ステ
ップ「２」の乗算結果Ａ−ｘ、とＡＣＣ（２３）の内容
Ｂ−ｘ　１−１＋　Ｃ−ｘ　Ｈ−ｘがＡＬＵ（２２）に
於いて加算され、加算結果Ａ−ｘ、＋Ｂ−ｘ。

−、＋　Ｃ＊　ｘ　、−、がＡＣＣ（２３）にストアさ
れる。ステップ「３」の最後にアドレスポインタ（１８
）（１９）がインクリメントされ、アドレス「４」とな
る。

ステップ「４」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡＭ（１５）と定数ＲＡＭ（１
６）のアドレス「４」にストアされているデータｙ、−
１と定数りが印加され、命令ＡＬＵＡＤＤにより、ステ
ップｒ３．の乗算結果Ｅ”３’ｌ−１とＡＣＣ（２３）
の内容Ａ”　Ｘ＋＋Ｂ”　ｘ、−、＋ｃｏ　Ｘｌ−１が
ＡＬＵ（２２）に於いて加算され、加算結果Ａ−ｘＩ＋
Ｂ−ＸＩ−１＋Ｃ”　Ｘｌ−１＋Ｅ’　７１−１がＡ　
ＣＣ（２３）にストアされる。ステップ１４」の最後に
、命令ＡＰＩＤＥＣ，ＡＰ２ＩＮＣにより、アドレスポ
インタ（１８）はデクリメントされて、アドレス「３」
となり、アドレスポインタ（１９）はインクリメントさ
れてアドレス「５」となる。

ステップ「５」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡＭ（１５）のアドレス「３」
にストアされたデータＦｌ−１と定数ＲＡＭ（１６）の
アドレス「５」にストアされた定数Ｈが印加される。即
ち、乗算器（２１）は、このステップ「５」から第３図
に示されたデジタルフィルタの２段目の乗算を行う、一
方、命令ＡＬＵＡＤＤにより、ステップｒ４．の乗算結
果Ｄ”７＋−□とＡＣＣ（２３）の内容Ａ−Ｘ　Ｈ＋　
Ｂ−Ｘ　１−ｒ　＋　Ｃ−Ｘ　ｒ　−ｔ＋　Ｅ　’　：
！　ｌ−１がＡ　Ｌ　Ｕ　（２２）に於いて加算され、
加算結果Ａ−ｘ、＋Ｂ−ｘ、−，＋Ｃ−ｘ＋−ｘ＋］：
ｌｙ＋−重子Ｅ　’　Ｆ　ｌ−！がＡ　ＣＣ（２３）に
ストアされる。このときのＡ　ＣＣ（２３）の内容は、
１段目のデジタルフィルタの出力ｙ、となる。ステップ
「５．の最後にアドレスポインタ（１８）はインクリメ
ントされてアドレス１４」となり、アドレスポインタ（
１９）はインクリメントきれてアドレス「６．となる。

ステップ１″６」が実行されると、乗算器（２１）の入
力Ａ及びＢには、データＲＡＭ（１５）のアドレスｒ４
．にストアされたデータｙ１−３と定数ＲＡＭ（１６）
のアドレス「６」にストアされた定数Ｇが印加きれる。

また、命令ＡＣＯ８により、ＡＣＣ（２３）にストアさ
れたデータｙ１がデータバス（１１）に送出され、命令
ＴＭＰ２Ｄにより、データバス（１１）に送出されたデ
ータｙ、がテンポラリ−レジスタＴＭＰ２にストアきれ
る。一方、命令ＡＬＵＴＨＲにより、ステップ「５」の
乗算結果Ｈｓｙ、−。

は、ＡＬＵ（２２）を素通りしてＡ　ＣＣ（２３）にス
トアきれる。ステップ「６」の最後にアドレスポインタ
（１８）（１９）はインクリメントされて、アドレスｒ
５．とアドレス「７」になる。

ステップ「７」が実行されると、命令ＭＵＬＡ−ＢＵＳ
　、Ｂ−ＣＲＡＭにより、乗算器（２１）の入力Ａ及び
Ｂには、データバス（１１）に送出されたデータと定数
ＲＡＭ（１６）のアドレス「７．にストアされた定数Ｆ
が印加される。また、命令ＴＭＰ２Ｓ及びＲＡＭＩＤに
より、テンポラリ−レジスタＴＭＰ２にストアされたデ
ータｙ、は、データバス（１１）に送出されて乗算器（
２１）の入力Ａに印加されると共に、アドレスポインタ
（１８）で指定されたデータＲＡ　Ｍ　（１５）のアド
レスｒ５．にストアされる。一方、命令ＡＬＵＡＤＤに
よりステップ「６」の乗算結果Ｇ”３’ｌ−１とＡＣＣ
（２３）のＨ・７１−＊がＡＬＵ（２２）に於いて加算
され、その結果Ｇ　”　Ｆ　ｌ−ｔ＋　Ｈ”　Ｆ　ｌ−
＊がＡ　ＣＣ（２３）にストアされる。ステップｒ７．
の最後に、アドレスポインタ＜１８）（１９）はインク
リメントされてアドレス「６」とアドレス「８」になる
。

ステップｒＢ、が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡＭ（１５）のアドレス「６」
にストアされたデータＺ　ｌ−１と定数ＲＡＭ（１６）
のアドレス１８ヨにストアされた定数Ｊが印加きれ、一
方ＡＬＵ＜２２）に於いてステップｒ７」の乗算結果Ｆ
−ｙ、とＡ　ＣＣ（２３）にストアされたデータＧ　”
　Ｖ　＋−ｒ　＋　Ｈ−３’　＋−ｚが加算され、その
結果Ｆ　”　３’ｌ＋Ｇ”　Ｖ＋−＋＋Ｈ’　３’＋−
ｘがＡ　ＣＣ（２３）にストアされる。ステップ「８」
の最後にアドレスポインタ（１Ｂ）（１９）はインクリ
メントされて、アドレス「７．とアドレス「９」になる
。

ステップ「９」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡＭ（１５）のアドレス「７．
にストアされたデータＺ　ｌ−１と定数ＲＡＭ（１６）
のアドレス「９」にストアされた定数■が印加きれ、一
方ＡＬＵ（２２）に於いて、ステップ「８」の乗算結果
Ｊｓｚ、−，とＡ　ＣＣ（２３）にストアされたデータ
Ｆ　”　ｙ＋＋Ｇ−７＋−＋＋Ｈ’　３’ｌ−１が加算
され、加算結果Ｆ　”　！’ｌ＋Ｇ　’　Ｆｌ−１＋Ｈ
・３’　＋−＊＋　Ｊ　”　Ｚ　＋−＊がＡＣＣ（２２
）にストアされる。

ステップ「９」の最後にアドレスポインタ（１８）（１
９）がインクリメントされると、アドレスポインタ（１
８）（１９）は共にアドレス「０」となる。

ステップ「１０Ｊが実行されると、乗算は行われず、ス
テップｒ９」の乗算結果１ａｚｙ−１とＡＣＣ（２３）
にストアされたデータＦ”３’＋＋Ｇ”３’＋−Ｉ　＋
　Ｈ”　ｙ（−２＋　Ｊ　”　Ｚ　ｌ−！がＡＩ、Ｕ（
２２）に於いて加算され、その加算結果Ｆ　”　３’　
ｔ＋　Ｇ　”　Ｖ　＋−＋＋　Ｈ”　’／　Ｉ−１＋　
Ｉ　”　Ｚｌ−＋十Ｊ　”　Ｚｌ−１がＡＣＣ（２３）
にストアされる。このときのＡ　ＣＣ（２３）のデータ
は２段目のデジタルフィルタの出力２．となる。

最後にステップｒ１１」が実行されると、命令ＡＣＣ８
によりＡＣＣ（２３）にストアされたデータｚ１がデー
タバス（１１）に送出され、命令ＲＡＭ　ＩＤにより、
データバス（１１）に送出されたデータ２゜がアドレス
ポインタ（１８）で指定されたデータＲＡＭ（１５）の
アドレスｒ□、にストアされる。ステップ「１１」の最
後に、アドレスポインタ（１８）がインクリメントされ
てアドレスｒ１」となる。従って、次にステップ「０」
から再びプログラムを実行する際には、アドレスポイン
タ（１８）でアドレスされるデータＲＡＭ（１５）は、
アドレスｒ１．からアクセスされることになり、前回の
スタートアドレスより１アドレス先にずれる。

以上のステップ「０」〜「１１」のプログラムを実行す
ることにより、入力データＸＩに対するフィルタ処理が
行われ、データＲＡＭ（１５）の内容が第５１５０（ロ
）の如く変化し、フィルタ出力２．が得られる。また、
次のサンプリングデータ！１＋１のフィルタ処理に対し
て、スタートアドレスを１アドレス先に進めることによ
り、データＸｌ＋ｒに対する遅延データが得られる。従
って、ステップｒ　ＯＪ〜ｒ１１」のプログラムをサン
プリングデータに対して繰り返えし実行することにより
、第５図〈八）（ニ）の如くデータＲＡＭ（１５）が変
化し、フィルタ出力Ｚ　＋＋＋　＊　Ｚ　＋＊ｔ・・・
・・・が得られる。また、上述の動作は、デジタル処理
回路（９）（１０）に於いて、同時に行われるため左チ
ャンネルと右チャンネルのフィルタ出力データが同時に
得られる。更に、第４図のプログラムを実行する前に、
デジタル処理回路（９）と（１０）の定数ＲＡＭ（１６
）に記憶される定数を予め変えておくことにより、左チ
ャンネルと右チャンネルのフィルタ特性、即ち、グラフ
ィックイコライザのレベルを左右独立とすることができ
る。この場合、定数ＲＡＭ（１６）への定数書き込みは
、インターフェイス回路り１３〉にマイクロコンピュー
タから印加される定数を定数ＲＡ　Ｍ　（１６）へ転送
することにより行われる。

（ト）発明の効果 上述の如く本発明によれば、デジタルフィルタを実現す
るプログラムを実行することにより、同時に１組のデジ
タル処理回路が動作し、１組のデジタルフィルタが実現
できるため、左チャンネルと右チャンネルのオーディオ
信号のデジタル信号処理が、従来のプログラム長の約半
分で行え、サンプリング周期中に実現できる機能が増す
利点を有する。従って、スルーブツトが向上した使用し
易いＤＳＰ装置が得られるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたブロック図でデジタルフィルタを実現す
るために必要な命令を示す図、第３図は２段接続された
２次の直接型ＩＩＲデジタルフィルタを示す図、第４図
は、第３図のデジタルフィルタを第１図の実施例で実現
するためのプログラムを示す図、第５図はデータＲＡＭ
及び定数ＲＡＭのアドレス割付図、第６図は従来例を示
すブロック図である。 ＜９）（１０）・・・デジタル処理回路、　（１２）・
・・データ入出力回路、（１３）・・・インターフェイ
ス回路、（１４）・・・制御回路、　〈１１）・・・デ
ータバス、　（１５）・・・データＲＡＭ、　（１６）
・・・定数ＲＡＭ、　　（１７）・・・定数ＲＯＭ、　
　　（１８）（１９）（２０）・・・アドレスポインタ
、（２１）・・・乗算器、　（２２〉・・・ＡＬＵ、　
　（２３）・・・アキュームレータ（ＡＣＣ）、　（２
４）・・・テンポラリ−レジスタ、（２５）・・・補助
ハス、（２６）・・・プログラムＲＯＭ、　　（２７）
・・・プログラムカウンタ、（２８）・・・インストラ
クションデコーダ、（２９）・・・遅延素子、　（３０
）・・・乗算素子、　（３１）・・・加算素子。

Claims (1)

【特許請求の範囲】
1. （１）入力されたデジタルデータ及び演算結果データを
   複数記憶する第１のＲＡＭと、デジタルフィルタを実現
   するための複数の定数を記憶する第２のＲＡＭと、前記
   第１のＲＡＭのアドレスを指定する第１のデータポイン
   タと、前記第２のＲＡＭのアドレスを指定する第２のデ
   ータポインタと、前記第１のＲＡＭと第２のＲＡＭから
   読み出されたデータを乗算する乗算器と、該乗算器の乗
   算結果とアキュームレータに保持された演算結果とを演
   算しその演算結果をアキュームレータに保持させる演算
   回路（ＡＬＵ）とを少なくとも有するデジタル処理回路
   を一対備え、該一対のデジタル処理回路を、予めプログ
   ラムされた命令を解読して制御信号を出力する制御回路
   で同時に制御することを特徴とするデジタル信号処理装
   置。