JPS63224513A - オ−デイオ用振幅及び群遅延の調整装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は°オーディオ用振幅及び群遅延の調整装置、例
えばＰＣＭオーディオ信号等のオーディオ信号について
、各周波数帯域別の振幅と群遅延量とを可変して取出す
ことができるようにした振幅及び群遅延の調整装置に関
する。

（従来の技術） 受聴者の両耳に与えられる音のレベル差と時間差（位相
差）などが、立体再生音場内における受聴者の左右の方
向感と音像の定位とに大きく関係していることは良く知
られており、従来から電気音響変換器を用いて形成させ
る立体再生音場において受聴者が感じる立体感や音像の
定位感を変化させるのに、電気音響変換器に供給するオ
ーディオ信号の振幅や位相を変化させるようにすること
が　−行われて来ているが、従来、最も一般的に使用さ
れていた抵抗、コンデンサ、コイル等の回路素子の組合
わせによって構成された移相器によりアナログ信号形態
のオーディオ信号の位相を細かに変化させるようにする
場合には、高価で複雑な構成の移相器の使用が必要とさ
れるので、そのような手段は民生用の機器に採用するこ
とは困難である。

（発明が解決しようとする問題点） 前記の問題点を解決する一手段としては、例えば、振幅
・位相制御を行うことのできるデジタル・フィルタを用
いることが考えられるが、振幅・位相制御を行うことの
できるデジタル・フィルタとして従来知られているもの
、例えば、特開昭５９−１１２７１５号公報で開示され
たような構成形態のものは、振幅と位相とを独立に可変
制御するために、実数部と虚数虚数部とについて別々に
演算して得たフィルタ係数を用いてＦＩＲデジタル・フ
ィルタ演算を行って所望の特性のＦＩＲデジタル・フィ
ルタが構成されていて、構成に際してヒルベルト変換器
等が必要とされるので、構成が複雑となるのみならず、
実時間演算が困難であるというような多くの問題点があ
った。

（問題点を解決するための手段） 本発明は所望の周波数特性と所望の群遅延特性とを指定
する特性入力部と、前記した特性入力部で指定された周
波数特性情報に応じたＩＩＲデジタル・フィルタ演算と
前記した特性入力部で指定された群遅延情報に応じた全
域通過型デジタル・フィルタ演算とを行うデジタル・フ
ィルタ演算手段と、前記した特性入力部からの情報によ
り前記したＩＩＲデジタル・フィルタの群遅延量を補正
しろる如きフィルタ係数を前記した全域通過型デジタル
・フィルタに与えるフィルタ係数生成手段と、前記した
各デジタル・フィルタに、それぞれ独立にフィルタ係数
を与え、前記したＩＩＲデジタル・フィルタと前記した
全域通過型デジタル・フィルタとを縦続的に操作する制
御手段とを備えてなるオーディオ用振幅及び群遅延の調
整装置を提供するものである。

（実施例） 以下、添付図面を参照して本発明のオーディオ用振幅及
び群遅延のｍｕ装置の具体的な内容を詳細に説明する。

第１図は本発明のオーディオ用振幅及び群遅延の調整装
置の一実施例のブロック図。

第２図は振幅と群遅延量とが調整されるべき複数の周波
数帯域における個々の周波数帯域毎の振幅と群遅延量の
調整を行う複数の特性可変用選択スイッチが設けられて
いる特性入力部ＣＩＤと、振幅の調整状態及び群遅延量
の状態が複数の周波数帯域における個々の周波数帯域毎
に表示されるようになされている表示部ＤＰＡとの正面
図、第３図はデジタル・シグナル・プロセッサＤＳＰの
一例構成を示すブロック図、第４図及び第１３図はデジ
タル・シグナル・プロセッサＤＳＰの動作によって得ら
れるべきフィルタの構成を示すブロック図、第５図は本
発明のオーディオ用振幅及び群遅延の調整装置の動作を
説明するために用いるタイミングチャート、第６図及び
第１２図は中央演算処理袋ｆｉ（ＣＰＵ）の動作説明用
のフローチャート。

第７図は全域通過型デジタルフィルタの特性を説明する
ための図、第８図及び第１１図は全域通過型デジタルフ
ィルタの極と零（ミラー）とを説明するための２平面図
、第９図は係数設定部と係数メモリにおけるメモリマツ
プの一例図、第１０図はマルチプレクサと送信部との具
体的構成を示すブロック図である。

本発明のオーディオ用振幅及び群遅延の調整装置の一実
施例のブロック図を示している第１図において、１はデ
ジタル信号の入力端子であり、この入力端子１にはオー
ディオ用振幅及び群遅延の調整装置において所定の大き
さの振幅変化と所定量の群遅延が与えられるべき所定の
フォーマットのデジタル信号となされたオーディオ信号
（以下。

単にデジタル信号と記載する）が供給される。

前記した入力端子１に供給されたデジタル信号は受信部
ＲＤで復調される。ＰＬＬはフェーズ・ロックド・ルー
プであり、このフェーズ・ロックド・ループＰＬＬは受
信部ＲＤで復調して得たデジタル・データ中のクロック
と、受信部ＲＤ中で発生されたクロックとの位相を同期
させるために用いられる。なお、装置の構成に応じて、
入力信号がシリアル信号となされたり、あるいはパラレ
ル信号となされたりされるものであることはいうまでも
ない。

前記の受信部ＲＤで復調された信号１例えば、ＮＲＺ信
号は、デジタル・シグナル・プロセッサＤＳＰＱＩ、Ｄ
ＳＰｒｌに供給される。前記したデジタル・シグナル・
プロセッサＤＳＰｆｉ１．ＤＳＰｒｌ、及び後述されて
いるデジタル・シグナル・プロセッサＤＳＰｆｉ２．Ｄ
ＳＰｊ１３．ＤＳＰｒ２．ＤＳＰｒ３としては１例えば
第３図に示されているような構成態様のものを使用する
ことができる。

なお、第１図中に示されているデジタル・シグナル・プ
ロセッサＤＳＰＩ〜ＤＳＰΩ３．ＤＳＰｒ１〜ＤＳＰｒ
３と、第３図に具体的に示されているデジタル・シグナ
ル・プロセッサ（ＤＳＰｊｌ。

ＤＳＰｒ　）とは、両者の対応関係が明らかとなるよう
に、両者における対応する入出力端子について、同一の
符号ａ　”　ｈを付しである。

デジタル・シグナル・プロセッサＤＳＰｆｌｌ、ＤＳＰ
Ｑ２は、ステレオ信号における左チャンネル信号に対し
て特性入力部ＣＩＤに設定された群遅延特性を実現すべ
く全域通過型デジタル・フィルタ演算を行って全域通過
型デジタル・フィルタとして機能するような動作を行い
、また、デジタル・シグナル・プロセッサＤＳＰｒｌ、
ＤＳＰｒ２は、ステレオ信号における右チャンネル信号
に対して特性入力部ＣＩＤに設定された群遅延特性を実
現すべく全域通過型デジタル・フィルタ演算を行って全
域通過型デジタル・フィルタとして機能するように動作
するものである。

また、前記したデジタル・シグナル・プロセッサＤＳＰ
Ｊ！３は、ステレオ信号における左チャンネル信号に対
して特性入力部ＣＩＤに設定された周波数特性（振幅変
化の態様）を実現すべくＩＩＲデジタル・フィルタ演算
を行ってＩＩＲデジタル・フィルタとして機能するよう
な動作を行い、またデジタルｅシグナルｅプロセッサＤ
ＳＰｒ３は、ステレオ信号における右チャンネル信号に
対して特性入力部ＣＩＤに設定された周波数特性（振幅
変化の態様）を実現すべくＩＩＲデジタル・フィルタ演
算を行ってＩＩＲデジタル・フィルタとして機能するよ
うに動作するものである。

さらに、デジタル・シグナル・プロセッサＤＳＰ１１、
ＤＳＰｆｆｉ２は前記したデジタル・シグナル・プロセ
ッサＤＳＰＪ１３によって行われる振幅の調整に伴って
信号中に生じる群遅延を補正するための群遅延を信号に
与えることのできる群遅延特性を実現させうるような全
域通過型デジタル・フィルタ演算を行って全域通過型デ
ジタル・フィルタとして機能するような動作も行い、ま
た、デジタル・シグナル・プロセッサＤＳＰｊｌｌ、Ｄ
ＳＰｒ２は、前記したデジタル・シグナル・プロセッサ
ＤＳＰｒ３によって行われる振幅の調整に伴って信号中
に生じる群遅延を補正するための群遅−を信号に与える
ことのできる群遅延特性を実現させうるような全域通過
型デジタル・フィルタ演算を行って全域通過型デジタル
・フィルタとして機能するような動作も行うものである
。

前記した各デジタル・シグナル・プロセッサＤＳＰＡ１
〜ＤＳＰＱ３．ＤＳＰｒｌ〜ＤＳＰｒ３等は同じ構成で
、かつ、動作態様も同じものが使用されるから、以下の
説明において前記した各デジタル・シグナル・プロセッ
サＤＳＰＪＩＩ〜ＤＳＰｆｉ３゜ＤＳＰｒｌ〜ＤＳＰｒ
２等に共通な事項について記述される場合に、それぞれ
のものの区別をしないでデジタル・シグナル・プロセッ
サＤＳＰのように添字のＩｌｌ、　ｆｆ１２．ｒｌ、ｒ
２を省いた状態で説明が行われている。

所望の周波数特性及び群遅延特性を指定するための特性
入力部ＣＩＤには、第２図の（ａ）に示されているよう
に複数の周波数帯域における個々の周波数帯域毎の振幅
と群遅延量の調整とを行う複数の特性可変用選択スイッ
チ８１〜Ｓ４と、振幅・遅延切換スイッチ８５〜Ｓ８と
が設けられている。

また、第２図の（ｂ）に示されている表示部ＤＰＡには
例えば図中に示されているように、複数の周波数帯域毎
にそれぞれ複数個の表示素子（例えば１発光ダイオード
）が配列されていて、前記した特性入力部ＣＩＤで設定
された各周波数帯域毎の振幅と群遅延量とが前記した表
示素子の動作状態の如何（例えば発光ダイオードの点滅
状態）によって容易に知ることができるようにされてい
るとともに１例えば、サンプリング周波数ｆｓ、エンフ
ァシスの有無、フェーズ・ロックド・ループＰＬＬの同
期外れ等の情報の表示を行う表示器ｄｅなども設けられ
ている。第２図の（ｂ）においてｆａｌ　、　ｆ　ａ２
−　ｆ　ａｎ、及びｆ　ｂｌ、　ｆ　ｂ２−ｆ　ｂｋは
、それぞれ複数に分割された各部なる周波数帯域におけ
る中心周波数値を示したものであり、前記した各周波数
帯域の中心周波数値ｆ　ａｔ、　ｆ　ａ２・・・ｆａｎ
の上方に縦方向に並べて図示している丸印、及びｆｂｌ
。

ｆｂ２・・・ｆｂｋの上方に縦方向に並べて図示してい
る四角印が表示素子である。

第２図の（ｂ）において前記した各周波数帯域の中心周
波数値がｆａｌ、　ｆａ２・・・ｆａｎによって示され
ている方の表示素子の配列は、各周波数帯域における信
号の群遅延量を表示させるためのものであり、各周波数
帯域の中心周波数値が等間隔（直線リニア）に設定され
、また、前記した各周波数帯域の中心周波数値がｆｂｌ
、　ｆｂ２・・・ｆｂｋによって示されている方の表示
素子の配列は、各周波数帯域における信号の振幅値を表
示させるためのものであり、各周波数帯域の中心周波数
値はオクターブバンドの対数リニアの間隔で設定される
ようになされることは望ましい実施態様である。前記の
ようにそれぞれの周波数帯域の中心周波数値が設定され
た場合には、群遅延量を表示するための表示素子の列の
間隔と、振幅の表示を行うための表示素子の列の間隔と
は等しくならず、また、周波数値ｆａｌと周波数値ｆｂ
ｌとが一致するとは限らない。

第２図の（ｂ）中では表示素子が発光ダイオードであっ
たとした場合に、黒く示されているものが発光状態、白
く示されているものが消灯状態をそれぞれ現わすという
ような表示の態様で図示しているが、表示部ＤＰＡでは
第２図の（ｂ）に例示したように前記した特性入力部Ｃ
ＩＤに設定された各周波数帯域毎の振幅と群遅延量との
表示を行うことができる。

中央演算処理装置ＣＰＵはリードオンリーメモリＲＯＭ
とランダムアクセスメモリＲＡＭとを備えており、前記
した特性入力部ＣＩＤに設定された各周波数帯域毎の振
幅と群遅延量とに対応する群遅延量が、オーディオ用振
幅及び群遅延の調整装置に供給された入力デジタル信号
に生じさせるように、前記したデジタル・シグナル・プ
ロセッサＤＳＰにおける所定のデジタル・フィルタ演算
が行われるように制御したり、表示部ＤＰＡに所定の表
示がなされるようにしたり、その他、オーディオ用振幅
及び群遅延の調整装置の各部の動作の制御を行う。

また、第１図においてＳＴＤはシリアルコードの転送部
、ＳＣＧはクロック信号の発生回路１ＭＰ又はマルチプ
レクサ、ＴＤは送信部、２は出力端子である。

デジタル・シグナル・プロセッサＤＳＰの具体的な構成
例を示している第３図において、ＳＤＩはシリアル・デ
ータの入力回路、ＩＢは入力バッファ、ＮＣ−ＲＡＭは
係数ＲＡＭ、ＴＢは転送バッファ、ＰＣＤはパラメータ
制御部、Ｐ−ＲＡＭはプログラムＲＡＭ、　ＳＤｏはシ
リアルデータの出力回路、ＳＣＩはシリアルコード・イ
ンターフェース、Ｄ−ＲＡＭはデータＲＡＭであり、前
記したプログラムＲＡＭ（Ｐ−ＲＡＭ）は、各デジタル
・シグナル・プロセッサＤＳＰＩ〜ＤＳＰＱ３．ＤＳＰ
ｒｌ〜ＤＳＰｒ３が実行すべきプログラムを予め記憶し
ている。前記した各デジタル・シグナル・プロセッサＤ
ＳＰｊｌｌ〜ＤＳＰＩ２３．ＤＳＰｒｌ〜ＤＳＰｒ３は
、前記のプログラムＲＡＭ（Ｐ−ＲＡＭ）に記憶されて
いるプログラムに従い、それらの動作に際して乗算に用
いられるべき所定のフィルタ係数ａ　１０〜ｂ　ｎ２（
または、ａ　（ｎ＋１）　、　Ｏ〜ｂ　ｐ２、もしくは
ｃｌＯ〜ｄｋ２）等の係数データが、それらの係数デー
タを記憶している係数ＲＡＭ（ＮＣ−ＲＡＭ）から乗算
器ＭＵＬに供給されるようになされる。

また、ＦＮ−ＲＯＭは定数のメモリ用ＲＯＭ、ＭＵＬは
乗算器、ＡＣＣはアキュムレータ、ＲＥＧはシフタ付レ
ジスタ、ＯＢは出力バッファである。

前記した第３図示のデジタル・シグナル・プロセッサＤ
ＳＰにおける定数のメモリ用ＲＯＭ（ＦＮ−ＲＯＭ）と
乗算器ＭＵＬと、アキュムレータＡＣＣと、シフタ付レ
ジスタＲＥＧ、及び出力バッファＯＢなどからなる構成
部分は、良く知られた回路構成であるとともに１本発明
の説明には直接に関係しないから、それの詳細な説明は
省略する。

シリアルコード・インターフェースＳＣＩはシリアルコ
ード入力端子Ｃおよびシリアルコード出力端子ｄを備え
ており、シリアルコードタイミング入力端子ｅから供給
されるクロック信号及び同期信号（ＬＲＣＫ、ＬＲＣＫ
バー）によってシリアルコード入力端子Ｃからデータ（
ＳＤ、ＳＤ’　）を入力したりシリアルコード出力端子
ｄからデータ（ＳＤ、ＳＤ’　）を出力したりする。

前記したパラメータ制御部ＰＣＤは、シリアルコード・
インターフェースＳＣＩからのデータをプログラムＲＡ
Ｍ（Ｐ−ＲＡＭ）および転送バッファＴＢに識別して送
るとともに、転送バッファＴＢから転送タイミングと転
送数とを指定する制御信号Ｔｓ、Ｔｗを出力する１ｇは
パラメータ制御部ＰＣＤのトリガ入力端子である。

前記のパラメータ制御部ＰＣＤは前記したトリガ入力端
子ｇに対して外部からトリガ（同期信号）入力が供給さ
れたときに、そのトリガ入力によって転送タイミングが
決定された制御信号Ｔｓを発生することができるような
構成になされているが、パラメータ制御部ＰＣＤは前記
した端子ｇに対して外部からトリガ入力が供給されなく
ても、データ（ＳＤ、ＳＤ″）によってもトリガされつ
るような機能を備えている。

そして、第１図に示されているオーディオ用振幅及び群
遅延の調整装置中で使用されている各デジタル・シグナ
ル・プロセッサＤＳＩ’ｌｌ〜ＤＳＰｎ３．ＤＳＰｒｌ
〜ＤＳＰｒ３は、それのパラメータ制御部ＰＣＤがデー
タ（ＳＤ、ＳＤ’）によってトリガされて動作するよう
にされているので、前記した端子窓は使用されていない
。

シリアル・データの入力回路ＳＤＩはシリアルデータ入
力端子ａからのオーディオ入力データを直並列変換して
、入力バッファＩＢを介してデータＲＡＭ（Ｄ−ＲＡＭ
）に供給する０図中のｆはシリアルデータ入力およびシ
リアルデータ出力のタイミングをきめるために、シリア
ル・データの入力回路ＳＤＩとシリアル・データの出力
回路ＳＤ０とに供給するデータクロック信号ＢＣＬＫと
チャンネル識別信号ＬＲＣＫとの入力端子である。

第４図は第１図に示されている本発明のオーディオ用振
幅及び群遅延の調整装置におけるデジタル・シグナル・
プロセッサＤＳＩ’ｌｌ、ＤＳＰΩ２゜ＤＳＰｒｌ、Ｄ
ＳＰｒ２によって、それぞれ得ようとしているフィルタ
特性が得られるような全域通過型デジタル・フィルタを
具体的な回路構成の形で表わした図であり、また、第１
３図は第１図に示されている本発明のオーディオ用振幅
及び群遅延の調整装置におけるデジタル・シグナル・プ
ロセッサＤＳＰＱ３．ＤＳＰｒ３の演算動作により、そ
れぞれ得ようとしているフィルタ特性が得られるような
パラレル型のＩＩＲデジタル・フィルタを具体的な回路
構成の形で表わした図であって、前記の第４図及び第１
３図において３は入力端子。

４は単位遅延演算子、５は乗算回路、６は加算回路、７
は出力端子であり、また、第１３図において８．９は乗
算器である。

まず、第４図に示されているフィルタは同一構成のｐ（
ｐ＝ｎ＋Ｑ）個のパイクワッドフィルタ部ＦＬＴＩ　〜
ＦＬＴ（ｎ＋Ｑ）が（ｎ＋Ｑ）段縦続接続された全域通
過型のフィルタ構成になっている。

ところで、第４図に示されるような全域通過型デジタル
・フィルタの伝達関数ＨＡ（Ｚ）は良く知られているよ
うに次式によって表わされる。

そして、全域通過型デジタル・フィルタの場合には、デ
ジタル・フィルタの係数の内の係数ａｉ２を１とするこ
とができ、また、全域通過型デジタル・フィルタでは、
第８図中に示されているように２平面図上のＰＩ、Ｐ２
．Ｐ３−Ｐｎ−１，Ｐｎの各種が零（ミラー）とそれぞ
れ重なっているとともに。

第７図の（ｂ）に示されているようにように位相特性θ
（ω）が周波数（規格化周波数ω）に対して各パイクワ
ッドフィルタ部（単位フィルタ）で単調減少することが
知られており、また、前記した群遅延特性τｇ（ω）は
　τｇ（ω）；−ｄθ（ω）／ｄω　として定義される
ので、第７図の（ａ）においてＧｄｌ。

Ｇｄ２・・・Ｇｄｎで示される群遅延特性が各パイクワ
ッドフィルタ部ＦＬＴＩ〜ＦＬＴｎについて得られる（
以下の説明の関係からｎ個のパイクワッドフィルタ部Ｆ
ＬＴＩ〜ＦＬＴｎが縦続接続されている場合を例□に挙
げて記載している）。

すなわち、パイクワッドフィルタ部ＦＬＴＩの極Ｐ１の
角周波数θｐ１は、それを第７図の（ａ）に示されてい
る群遅延特性の第１の帯域周波数の中心周波数ｆａｌに
対応させることができ、同様に各パイクワッドフィルタ
部ＦＬＴ２〜ＦＬＴｎのそれぞれの極Ｐ２〜Ｐｎの角周
波数θＰ２〜θｐｎを第２〜第ｎの周波数帯域の中心周
波数ｆａ２〜ｆａｎに対応させることができる。

今、複数の周波数帯域における中心角周波数θＰｌｙ　
θｐ２・・・θｐｎを、互に隣接する角周波数の差が等
しくな・るように、すなわち１次の（１）式０式％ のように直線リニアの関係を満足するように選定し、か
つ、それぞれの極Ｐｉ、Ｐ２・・・・・・Ｐｎと中心と
を結ぶ距離ｒｌ、ｒ２・・・ｒｎを次の（２）式０式％
（２） で示されるようにすべて等しくして、各種Ｐ１゜Ｐ２・
・・・・・Ｐｎが同心円上に配置された状態にさせなが
ら、複数の全域通過型デジタル・フィルタの群遅延量が
すべて同一になるように、複数の全域通過型デジタル・
フィルタにおけるデジタル・フィルタ係数を設定すると
、群遅延量τｇは第７図中のτｇｔのように一定の状態
になり、Ｎ個の全域通過型デジタル・フィルタの総合の
群遅延特性は略々平坦な状態となされて全周波数帯域に
ついて凹凸のない状態の群遅延特性が得られるのである
。

第４図示のような構成となされている全域通過型デジタ
ル・フィルタについて、前記したように全周波数帯域に
ついて凹凸のない状態の群遅延特性を得ることのできる
各パイクワッドフィルタ部ＦＬＴＩ〜ＦＬＴｎのフィル
タ係数の一例として、ｎ＝１０の場合を示すと次のとお
りである。

ＦＬＴ　　フィノ１νり係数 １、　　　　　ａ　１０＝０．２２７９７７７００８ａ
　１１＝　−０，９４３５０３６４８９ａ　１２＝１．
００００００００００ ｂ　１１：０．９４３５０３６４８９ ｂ　ｔ２＝　−０，２２７９７７７００８２、ａ　２０
＝０．２２７９５４０６１５ａ２１＝　　０．８５３９
２７０２２９ａ　２２＝１．００００００００００ ｂ　２１＝０．８５３９２７０２２９ ｂ　２２＝＝　−０，２２７９５４０６１５３、ａ　３
０＝＝０．２２８６８４１６３０ａ　３１＝　−０，６
８５５２０７７４５ａ　３２＝：１．００００００００
００ｂ　３１＝０．６８５５２０７７４５ ｂ　３２＝　−０，２２８６８４１６３０４、ａ　４０
＝０．２３０９５００３７４ａ　４１＝　−０，４５２
８４４４４８５ａ　４２＝１．００００００００００ ｂ　４１：０．４５２８４４４４８５ ｂ　４２＝　−０，２３０９５００３７４５、ａ５０＝
０．２３３２８７３１９９ａ　５１＝　−０，１７２３
０４９１７６ａ　５２＝１．００００００００００ ｂ　５１＝０．１７２３０４９１７６ ｂ　５２＝−０，２３３２８７３１９９６、ａ　６０＝
０．２３５５６０８２１６ａ　６１＝０．１２６５０３
６３３７ ａ　６２＝１．００００００００００ ｂ　６１＝−０，１２６５０３６３３７ｂ　６２＝　−
０，２３５５６０８２１６７、ａ　７０＝０．２３９９
３０２２９７ａ　７１＝０．４１８０４４５３４６ ａ　７２＝１．００００００００００ ｂ　７１＝　−０，４１８０４４５３４６ｂ　７２＝　
−０，２３９９３０２２９７１０、ａ　１０，０　＝０
．２５６６０３２８２３ａ　１０，１＝０．９９９１３
４２７４０ａ　１０，２＝１．００００００００００ｂ
　１０，１＝−０，９９９１３４２７４０ｂ　１０，２
＝−０，２５６６０３２８２３次に、第１３図に示され
ているような具体的な構成として表わされるパラレル型
ＩＩＲデジタル・フィルタは信号の振幅を制御するため
に用いられる第１図中のデジタル・シグナル・プロセッ
サＤＳＰ１２３．ＤＳＰｒ３におけるＩＩＲ演算によっ
て構成されるものであり、前段乗算器８．ＩＩＲフィル
タＦＬＢＩ、後段乗算器９ａ、ＩＩＲフィルタＦＬＢ２
．後段乗算器９ｂ、・・・ＩＩＲフィルタＦＬＢｋ、後
段乗算器９になどで構成されている。

ＩＩＲフィルタＦＬＢｉは第１３図の下方の右端部に参
考的に図示されている如く１周波数ｆｂｉを帯域中心に
して信号を増強減衰する、いわゆるベル型の特性を有す
るようになされ、周波数ｆｂｌ。

ｆｂ２・・・ｆｂｋはオクターブバンドの対数リニア間
隔に選ばれる。

ところで１本発明のオーディオ用振幅及び群遅延の調整
装置においては、信号の振幅の調整と群遅延の調整とが
、それぞれＩＩＲデジタル・フィルタ演算を行うデジタ
ル・シグナル・プロセッサＤＳＰによって行われるよう
にしているが、ＩＩＲデジタル・フィルタによって信号
の振幅を変化させるようにした場合には、振幅の変化と
同時に信号中に群遅延の変化も生じる。

すなわち、既述もしたように第１図示の実施例において
は、デジタル・シグナル・プロセッサＤＳＰａｌ、ＤＳ
Ｐｊ１２に、ステレオ信号における左チャンネル信号に
対して特性入力部ＣＩ　Ｄ　＆：数設定れた群遅延特性
を実現すべく全域通過型デジタル・フィルタ演算を行わ
せて、それが全域通過型デジタル・フィルタとして機能
するような動作を行わせ、また、デジタル・シグナル・
プロセッサＤＳＰｒｌ、ＤＳＰｒ２に、ステレオ信号に
おける右チャンネル信号に対して特性入力部ＣＩＤに設
定された群遅延特性を実現すべく全域通過型デジタル・
フィルタ演算を行わせて、それが全域通過型デジタル・
フィルタとして機能するような動作を行わせ、さらに、
デジタル・シグナル・プロセッサＤＳＰΩ３に、ステレ
オ信号における左チャンネル信号に対して特性入力部Ｃ
ＩＤに設定された周波数特性（振幅変化の態様）を実現
すべくＩＩＲデジタル・フィルタ演算を行わせて、それ
がＩＩＲデジタル・フィルタとして機能するような動作
を行わせ、さらにまたデジタル・シグナル・プロセッサ
ＤＳＰｒ３に、ステレオ信号における右チャンネル信号
に対して特性入力部ＣＩＤに設定された周波数特性（振
幅変化の態様）を実現すべくＩＩＲデジタル・フィルタ
演算を行わせて、それがＩＩＲデジタル・フィルタとし
て機能するような動作を行わせるようにするとともに、
前記のように特性入力部ＣＩＤに設定された周波数特性
（振幅変化の態様）を実現すべくＩＩＲデジタル・フィ
ルタ演算を行ってＩＩＲデジタル・フィルタとして機能
するような動作を行うデジタル・シグナル・プロセッサ
ＤＳＰｆｉ３の動作により信号の振幅が変化された場合
に、振幅の変化に伴って信号中に生じる群遅延を補正す
るための群遅延を信号に与えることのできる群遅延特性
を実現させつるような全域通過型デジタル・フィルタ演
算をデジタル・シグナル・プロセッサＤＳＰＱ２　、あ
るいはデジタル・シグナル・プロセッサＤＳＰｊｌｌ、
ＤＳＰＱ２で行わせ、また、前記したデジタル・シグナ
ル・プロセッサＤＳＰｒ３によるＩＩＲデジタル・フィ
ルタ演算により構成されるＩＩＲフィルタによって行わ
れる振幅の調整に伴って信号中に生じる群遅延を補正す
るための群遅延を信号に与えることのできる群遅延特性
を実現させうるような全域通過型デジタル・フィルタ演
算をデジタル・シグナル・プロセッサＤＳＰｒｌ、ＤＳ
Ｐｒ２で行わせるようにしている。

次に、中央演算処理装置の制御の下に第６図に示されて
いるフローチャート中のステップ１０９で行われる群遅
延用の全域通過型フィルタにおけるフィルタ係数の補正
のやり方について、第１２図に示されているフローチャ
ートをも参照して説明すると次のとおりである。

第１２図のフローチャートは、振幅に関する入力情帽が
モード！（信号の振幅の可変巾が、どの周波数帯域につ
いても小である場合、ただし、すべての周波数帯域につ
いて振幅の可変巾が零の場合を除く・・・すべての周波
数帯域について振幅の可変巾が零の場合には、ステップ
２４０でイニシャライズする）の場合と、振幅に関する
入力情報がモード■（振幅の可変巾の大きな周波数帯域
が１つでもある場合）の場合と、前記したモードＩ、■
以外の場合との３つの場合に応じて、群遅延用全域通過
型フィルタのフィルタ係数の選択のやり方が、ステップ
２２０，２３０，２４０のようにそれぞれ変更される場
合を例示している。

まず、前記したモードＩにおける群遅延用全域通過型フ
ィルタのフィルタ係数の補正が行われるステップ２２０
では１群遅延用全域通過型フィルタにおけるＦ　Ｌ　Ｔ
（ｎ　＋１）〜Ｆ　Ｌ　Ｔ（ｎ　＋　Ｑ　）の部分の単
位フィルタが補正用に用いられる。この場合には群遅延
用全域通過型フィルタにおける他の単位フィルタＦＬＴ
Ｉ〜ＦＬＴｎの部分に対して独立にフィルタ係数の選択
を行い得るので、フィルタ係数の設定が短時間に終了す
るという利点が得られる。

そして、前記の場合における群遅延用全域通過型フィル
タの単位フィルタＦＬＴ（ｎ＋１）〜ＦＬＴ（ｎ＋ｆｆ
１）のフィルタ係数の設定は次のようにして行われる。

すなわち、まず、第８図に示されているように各単位フ
ィルタにおける群遅延量が略々一定になるように各単位
フィルタの極を配置した後に、信号の振幅が可変された
周波数帯域の内で高い方の周波数帯域について、その周
波数帯域の両側の周波数帯域と対応する単位フィルタの
極をｒが一定にされている状態のままで、前記した信号
の振幅が可変された周波数帯域と対応する単位フィルタ
の極から離れるようにして群遅延特性にディップを生じ
させる、ということを次々に行って、デジタル・シグナ
ル・プロセッサＤＳＰＱ３（ＤＳＰｒ３）の動作により
信号の振幅が変化された場合に、振幅の変化に伴って信
号中に生じる群遅延を補正するための群遅延を信号に与
えることができる群遅延特性を実現させるようにするの
であり、この場合における群遅延用全域通過型フィルタ
の単位フィルタＦＬＴＩ〜ＦＬＴｎのフィルタ係数の設
定は、特性入力部ＣＩＤに設定された各周波数帯域毎の
群遅延入力情報に従って群遅延量を生じさせつるフィル
タ係数を、テーブルを参照しながら選択する。

次に、前記したモード■における群遅延用全域通過型フ
ィルタのフィルタ係数の補正が行われるステップ２３０
では、群遅延用全域通過型フィルタにおけるすべての単
位フィルタＦＬＴＩ〜ＦＬＴ（ｎ＋１２）が、特性入力
部ＣＩＤに設定された各周波数帯域毎の群遅延入力情報
に従った群遅延量を生じさせるための動作と、デジタル
・シグナル・プロセッサＤＳＰＱ３（ＤＳＰｒ３）の動
作によって信号の振幅が変化された場合に振幅の変化に
伴って信号中に生じた群遅延を補正するための群遅延を
生じさせるための動作とを行えるように各単位フィルタ
のフィルタ係数が設定されるのである。

そして、この場合には指定帯域（例えば、中心周波数が
ｆａｌの周波数帯域）と１個々の単位フィルタ（例えば
、単位フィルタＦＬＴＩ）との対応が一致せず、全体の
群遅延特性として最良に近似するフィルタ係数が各単位
フィルタＦＬＴＩ〜ＦＬＴ（ｎ十ｇ）に与えられるよう
にする。

前記のように全体の群遅延特性として最良に近似するフ
ィルタ係数の設定のやり方の詳細についての記載は省略
するが、例えば第１１図に示すようにＩＩＲデジタル・
フィルタの極が、ＰＨ１とＰＨ５にあり入力特性が平坦
な場合には、各単位フィルタＦＬＴＩ　〜ＦＬＴ（ｎ＋
１）の極が前記した極ＰＢ２とＰＨ５の平均のｒ上に配
置されるようにして、ｒ及びθを幾何学的近似法により
迅速に計算を行うことができる。

次に、前記したモードｌ、■以外の場合における群遅延
用全域通過型フィルタのフィルタ係数の補正が行われる
ステップ２４０では、群遅延用全域通過型フィルタにお
けるすべての単位フィルタＦＬＴ１〜ＦＬＴ（ｎ＋Ｑ）
のフィルタ係数ａｉｏ＝１、ａｉｌ＝ｏ、ａｉ２＝ｏ、
ｂｉｌ＝ｏ、ｂｉ２＝ｏを、次のように設定して、「入
力データ」＝「出力データ」の状態のフィルタが構成さ
れるようにする。

Ｂｉ□＝ｌ、ａｉｌ＝ｏ、ａｉ２＝ｏ、ｂｉｉ＝＝ｏｌ
ｂｉ２＝０ さて、本発明のオーディオ用振幅及び群遅延の調整装置
において、信号の振幅の調整と群遅延特性の切換えとは
、デジタル・シグナル・プロセッサＤＳＰを実質上構成
しているフィルタのプログラムを切換えたり、あるいは
デジタル・シグナル・プロセッサＤＳＰを実質上構成し
ているフィルタの係数ａ　１０＝　ｂ　ｎ２（または、
　ａ　（ｎ　＋１）、　０−　ｂｐ２゜もしくは、ｃ１
０〜ｄｋ２）と対応する係数データを切換えることによ
って行うことができるのであり、前記の群遅延特性の切
換動作の制御と振幅の切換動作の制御は中央演算処理装
置ＣＰＵによって行われるが、以下の記述では群遅延特
性及び振幅の切換えが、デジタル・シグナル・プロセッ
サＤＳＰを実質上構成しているフィルタの係数ａｌｏ〜
ｂｎ２、（またはａ　（ｎ　＋１）、Ｏ〜ｂｐ２、もし
くは、ｃｌ。

〜ｄｋ２）に対応した係数データの切換えにより行われ
る場合を例に挙げて説明されている。

前記した中央演算処理装置ＣＰＵではリードオンリーメ
モリＲＯＭ及びランダムアクセスメモリＲＡＭからの制
御信号に基づき、プログラム及びまたは全フィルタ係数
データを送って前記した群遅延特性、振幅を切換えるよ
うにしたり、あるいは単−周波数帯域毎のフィルタ係数
データを送って前記した群遅延特性、振幅を切換えて最
終的には全周波数帯域について群遅延特性、振幅の切換
えるようにしたりできる。

次に、第６図に示すフローチャートに従って振幅及び群
遅延特性の切換えについて説明すると以下のとおりであ
る。まず、スタートで特性変更ルーチンが開始され１群
遅延の帯域力ウンタエがセットされる（第６図ステップ
１００）、帯域（バンド）Ｉの設定値を読み（ステップ
１０１）、パンドカウンタエをインクリメントしくステ
ップ１０２）、バンド数Ｎを越えていなければステップ
１０１に戻り、越えていればステップ１０４にすすんで
振幅カウンタＪを１にセットする。そこで、振幅カウン
タＪの設定値を読み（ステップ１０５）、振幅カウンタ
Ｊをインクリメントしくステップ１０６）、バンド数ｋ
を越えていなければステップ１０５に戻り、越えていれ
ばステップ１０８にすすんで。

変更があったか否かを判定する。

変更がなければステップ１００に戻り、変更があればフ
ィルタ係数が選択され（ステップ１０９）、係数設定部
に書込む（ステップ１１０）、そして。

切換スタート信号を送り、１フイルタの５ワード毎にフ
ィルタ係数を書換える（１１１）、さらに。

具体的に説明すると次のとおりである。すなわち。

中央演算処理装置ＣＰＵが例えばＲ３２３２Ｃのシリア
ルフォーマットにより第１図のシリアル転送部ＳＴＤを
介してデジタル・シグナル・プロセッサＤＳＰＱのシリ
アルコード入力端子Ｃからデジタル・フィルタの係数デ
ータを送ると、そのデジタル・フィルタの係数データは
第３図中のシリアルコード・インターフェースＳＣＩと
パラメータ制御部ＰＣＤとを介して転送バッファＴＢに
送られる。

第９図の（ａ）は転送バッファＴＢのマツプを例示した
ものであって、この第９図の（ａ）ではアドレス０〜３
の記憶部分にデジタル・フィルタの係数データａｌＯが
格納され、また、アドレス４〜７の記憶部分にデジタル
・フィルタの係数データａ１１が格納されるというよう
に、順次のアドレスで指定される記憶部分にデジタル・
フィルタの係数データが順次に格納され、アドレス（４
Ｘ（５ｎ−１））〜（４Ｘ（５ｎ　−１）＋　３）で指
定された記憶部分にはデジタル・フィルタの係数データ
ｂｎ２が格納されている例を示している。

また第９図の（ｂ）は係数ＲＡＭ（ＮＣ−ＲＡＭ）のマ
ツプを例示したものであって、この第９図の（ｂ）では
アドレスＯ〜１の記憶部分にデジタル・フィルタの係数
データａｌＯが格納され、また、アドレス２〜３の記憶
部分にデジタル・フィルタの係数データａｌｌが格納さ
れるというように、順次のアドレスで指定される記憶部
分にデジタル・フィルタの係数データが順次に格納され
、アドレス（２Ｘ（５ｎ−１））〜（２ｘ（５ｎ　−１
）＋　１）で指定された記憶部分にはデジタル・フィル
タの係数データｂｎ２が格納されている例を示している
。

前記した第９図の（ａ）に例示した転送バッファＴＢの
マツプと、第９図の（ｂ）に例示した係数ＲＡＭ（ＮＣ
−ＲＡＭ）のマツプとにおいて、同じデジタル・フィル
タの係数データが格納されるべき記憶部分のアドレスが
異なっているのは、各デジタル・フィルタの係数データ
が３２ビツト（８ビツト×４）である場合に、転送バッ
ファＴＢは１番地当り８ビツト、係数ＲＡＭ（ＮＣ−Ｒ
ＡＭ）は１番地当り１６ビツトの記憶容量のものが使用
されていたとした場合を例に挙げて図示したものだから
である。

前記したアドレスは第５図の（ｉ）に示されているよう
な４バイト命令セツトのシリアルデータの３番目で指定
し、また、前記したデジタル・フィルタの係数データは
第５図の（ｉ）に示されているような４バイト命令セツ
トのシリアルデータの４番目で指定する。

前記したデジタル・フィルタの係数データの語長が前述
の例のように３２ビツトの場合には、デジタル・フィル
タの係数データを８ビツトづつ４回に分けて送る。なお
、第５図の（ｉ）に示されているような４バイト命令セ
ツトのシリアルデータの第１番目のコード１と第２番目
のコード２とはチップイネーブル用のものであり、これ
はどのデジタル・シグナル・プロセッサＤＳＰを選択す
るのか等を区別するために用いられる。

第５図の（ｈ）のＣＲＳバーはシリアルコードの転送開
始を知らせるスタート信号であり、このシリアルコード
の転送開始のスタート信号ＣＲＳバーはシリアルコード
の転送部ＳＴＤからシリアルコード・インターフェース
ＳＣＩの入力端子りに印加される。

デジタル・シグナル・プロセッサＤＳＰの転送バッファ
ＴＢに送られたデジタル・フィルタの係数データは、そ
れまでに既に送られているデジタル・フィルタの係数デ
ータとともに、外部同期信号によりトリガーされて係数
ＲＡＭ（ＮＣ−ＲＡＭ）に単位フィルタ毎である５ワー
ドづつ送られる。そして、デジタル・フィルタの係数デ
ータを係数ＲＡＭ（ＮＣ−ＲＡＭ）に書込む第６図中の
ステップ１１０の次に前記の同期信号がシリアル転送部
ＳＴＤからコード１．コード２の中に符号化された状態
で供給される（ステップ１１１）。

なお、前記したデジタル・シグナル・プロセッサＤＳＰ
のプログラム命令サイクルを決定するクロック信号は、
受信部ＲＤにおいて発生するサンプリングパルスの周波
数の１２８倍の周波数を有するクロック信号ｆｇ（第５
図の（ｇ））が用いられ、そのクロック信号ｆｇはデジ
タル・シグナル・プロセッサＤＳＰのクロック入力端子
ｆに供給される。

第１図中のＳＣＧはシリアル転送部ＳＴＤの転送速度に
対応した周波数のクロック信号を発生するクロック信号
の発生回路であり、前記したクロック信号の発生回路Ｓ
ＣＧで発生されたクロック信号はデジタル・シグナル・
プロセッサＤＳＰのシリアルコード・インターフェース
ＳＣＩのシリアルコードタイミング信号の入力端子ｅに
供給される。

さて第１図示のオーディオ用振幅及び群遅延の調整装置
（システム）のタイミングチャートを示す第５図におい
て、デジタル・シグナル・プロセッサＤＳＰＱ３は時刻
ｔ１でデジタル・フィルタの係数データを取込むと同時
に、それ以前のデジタル・フィルタの係数データの演算
結果を出力し、デジタル・シグナル・プロセッサＤＳＰ
ｒ３からの出力とともに第１図中のマルチプレクサＭＰ
Ｘで左右２チャンネルの時分割信号（第５図の（、）の
形式）とされた後に、送信部ＴＤにおいてオーディオデ
ータ変調機能と、送信機能を有する送信部ＴＤにおいて
デジタル・オーディオ・インターフェース・フォーマッ
トに変換されてから出力端子２に送出される。なお、入
力端子１からデジタル・オーディオ・インターフェース
・フォーマットで伝送されてきたデジタルデータは、受
信部ＲＤでＮＲＺに復調されたシリアル・デジタル・オ
ーディオ・データ（第５図の（ａ））とされて、デジタ
ル・シグナル・プロセッサＤＳＰＱＩ、ＤＳＰｒｌの各
入力端子に供給され、また、前記した受信部ＲＤにおい
てはチャンネル識別信号ＬＲＣＫ、ワード識別信号ＷＣ
Ｋ等のタイミング信号を復調して、それを各デジタル・
シグナル・プロセッサＤＳＰＱＩ〜ＤＳＰｆｉ３、Ｄ　
Ｓ　Ｐ　ｒｌ〜Ｄ　Ｓ　Ｐ　ｒ３と送信部ＴＤとに供給
することにより、前記の各構成部分が相互に同期して動
作できるようにする。

第１０図はマルチプレクサＭＰＸと送信部ＴＤとの具体
的な構成例を示したものであり、マルチプレクサＭＰＸ
における切換スイッチｓｗｎ、ｓＷｒがチャンネル識別
信号ＬＲＣＫによって順次交互にオン、オフすることに
よって左チャンネルの信号と右チャンネルの信号とは時
間軸上に順次交互に送信部ＴＤに供給される０図中のＩ
ＮＶはインバータである。

これまでの実施例の記述では、２次のＩＩＲを単位フィ
ルタとして構成した全域通過型デジタルフィルタを例に
挙げて説明したが、それに限らず、１次のＩＩＲを単位
フィルタとして構成した全域通過型デジタルフィルタが
用いられてもよいし、・また１次のＩＩＲと２次のＩＩ
Ｒとを単位フィルタとする混合構成のものとするなど、
帯域幅や周波数によって全域通過型デジタルフィルタの
構成態様を変形して使用できることはいうまでもない。

なお、使用されるべきデジタル・シグナル・プロセッサ
ＤＳＰとしても、既述したような構成態様のものに限ら
れるものではなく、要するにデジタル・シグナル・プロ
セッサＤＳＰはプログラマブルなデジタル信号演算手段
の一実施態様に過ぎないのである。また、これまでの実
施例においてはデジタル信号入力及びデジタル信号出力
のシステムについて説明したが１本発明の実施はそのよ
うなシステム形態のものに限定されるものではなく、例
えば入力側にＡＤコンバータ、出力側にＤＡコンバータ
を用いて、アナログ信号入力及びアナログ信号出力とし
たシステムについても本発明が適用できることは勿論で
ある。また、第１図に示されている実施例においては、
群遅延量の調整を行わせるための構成部分に振幅の調整
を行わせるための構成部分を後続させるようにして構成
しているが１本発明の実施に当っては、振幅の調整を行
わせるための構成部分に群遅延量の調整を行わせるため
の構成部分を後続させてオーディオ用振幅及び群遅延の
調整装置が構成されてもよいことは勿論である。

（発明の効果） 以上、詳細に説明したところから明らかなように１本発
明のオーディオ用振幅及び群遅延の調整装置は所望の周
波数特性と所望の群遅延特性とを指定する特性入力部と
、前記した特性入力部で指定された周波数特性情報に応
じたＩＩＲデジタル・フィルタ演算と前記した特性入力
部で指定された群遅延情報に応じた全域通過型デジタル
・フィルタ演算とを行うデジタル・フィルタ演算手段と
、前記した特性入力部からの情報により前記した工ＩＲ
デジタル・フィルタの群遅延量を補正しうる如きフィル
タ係数を前記した全域通過型デジタル・フィルタに与え
るフィルタ係数生成手段と、前記した各デジタル・フィ
ルタに、それぞれ独立にフィルタ係数を与え、前記した
ＩＩＲデジタル・フィルタと前記した全域通過型デジタ
ル・フィルタとを縦統的に操作する制御手段とを備えて
なるオーディオ用振幅及び群遅延の調整装置であって、
本発明のオーディオ用振幅及び群遅延の調整装置では群
遅延量を可変に調整するための全域通過型デジタル・フ
ィルタと振幅を可変に調整するためのＩＩＲデジタル・
フィルタとが縦続接続されている構成となされていて、
各特性の可変操作に伴って全域通過型デジタル・フィル
タの構成のためのプログラム及びまたはフィルタ係数デ
ータの書換えと、ＩＩＲデジタル・フィルタの構成のた
めのプログラム及びまたはフィルタ係数データの書換え
とを行うようにしているので簡単な構成の装置によって
、信号の振幅と群遅延量とを各独立に可変制御すること
ができ、また、ＩＩＲデジタルフィルタによる振幅の調
整によって生じる群遅延量を補正するように全域通過型
デジタル・フィルタにおけるデジタル・フィルタ係数を
与えるようにしたから、精度良く群遅延特性を与えるこ
とができ、さらに、全域通過型デジタル・フィルタで位
相を可変にしているので、全域通過型デジタル・フィル
タにおける群遅延量は、各周波数帯内の群遅延量にリッ
プルの発生を抑えることができるのであり、したがって
音像の定位感を自然なものにすることが容易であるなど
の諸利点が得られる。

【図面の簡単な説明】

第１図は本発明のオーディオ用振幅及び群遅延の調整装
置の一実施例のブロック図、第２図は特性入力部及び表
示部の正面図、第３図はデジタル・シグナル・プロセッ
サＤＳＰの一例構成を示すブロック図、第４図及び第１
３図はデジタル・シグナル・プロセッサＤＳＰの動作に
よって得られるべきフィルタの構成を示すブロック図、
第５図は本発明のオーディオ用群遅延調整装置の動作説
明用のタイミングチャート、第６図及び第１２図は中央
演算処理装置（ＣＰＵ）の動作説明用のフローチャート
、第７図は全域通過型デジタルフィルタの特性を説明す
るための図、第８図及び第１１図は全域通過型デジタル
フィルタの極と零（ミラー）とを説明するためのＺ平面
図、第９図は係数設定部と係数メモリにおけるメモリマ
ツプの一例図。 第１０図はマルチプレクサと送信部との具体的構成を示
すブロック図である。 １・・・デジタル信号の入力端子、２・・・出力端子、
３・・・入力端子、４・・・単位遅延演算子、５，８．
９ａ〜９ｋ・・・乗算回路、６・・・加算回路、７・・
・出力端子、ＲＤ・・・受信部、ＰＬＬ・・・フェーズ
・ロックド・ループ、ＤＳＰＱ１〜ＤＳＰＱ３．ＤＳＰ
ｒ１〜ＤＳＰｒ３・・・デジタル・シグナル・プロセッ
サ、ＣＩＤ・・・特性入力部、ＤＰＡ・・・表示部、ｃ
ｐｕ・・・中央演算処理装置、ＲＯＭ・・・リードオン
リーメモリ、ＲＡＭ・・・ランダムアクセスメモリ、Ｓ
ＴＤ・・・シリアルコードの転送部、ＳＣＧ・・・クロ
ック信号の発生回路、ＭＰＸ・・・マルチプレクサ、Ｔ
Ｄ・・・送信部、ＳＤＩ・・・シリアル・データの入力
回路、ＩＢ・・・入力バッファ、ＮＣ−ＲＡＭ・・・係
数ＲＡＭ、ＴＢ・・・転送バッファ、ＰＣＤ・・・パラ
メータ制御部、Ｐ−ＲＡＭ・・・プログラムＲＡＭ、Ｓ
ＤＯ・・・シリアルデータの出力回路、ＳＣＩ・・・シ
リアルコード・インターフェース、Ｄ−ＲＡＭ・・・デ
ータＲＡＭ、ＦＮ−ＲＯＭ・・・定数のメモリ用ＲＯＭ
、ＭＵＬ・・・乗算器、ＡＣＣ・・・アキュムレータ、
ＲＥＧ・・・シフタ付レジスタ、ＯＢ・・・出力バッフ
ァ、ＢＣＬＫ・・・データクロック信号、ＬＲＣＫ・・
・チャンネル識別信号、ＦＬＴ１〜ＦＬＴ（ｎ＋ｎ）、
ＦＬＢ１〜ＦＬＢｋ・・・単位フィルタ、 特許出願人　　日本ビクター株式台社 （９）　　曲間曲冊曲聞１　６．−　、−　−　−　−
　−　−ｆｇｓａ１２８ｆｓ手続補正書（自発） １．事件の表示 昭和６２年特許願第　にｇｌｔｌ−７号２、発明の名称 オーディオ用振幅及び群遅延の調整装置３、補正をする
者 事件との関係　　　　特　許　出願人 性　所　神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２）　　日本ビクター株式会社４、代理人 住　所　東京部品用区東品用３丁目４番１９−９１５号
手続補正書（自利 昭和６２年５月９日 昭和６２年特許願第５８２４９号 ２、発明の名称 オーディオ用振幅及び群遅延の調整装置３、補正をする
者 １１９件との関係　　　　特　許　出願人任　所　神奈
川県横浜市神奈用区守屋町３丁目１２番地名称（４３２
）　　日本ビクター株式会社４、代理人 ６、補正の対象 明細書末尾の特許出願人の記名欄 ７、補正の内容

Claims (1)

【特許請求の範囲】
1. 所望の周波数特性と所望の群遅延特性とを指定する特性
   入力部と、前記した特性入力部で指定された周波数特性
   情報に応じたＩＩＲデジタル・フィルタ演算と前記した
   特性入力部で指定された群遅延情報に応じた全域通過型
   デジタル・フィルタ演算とを行うデジタル・フィルタ演
   算手段と、前記した特性入力部からの情報により前記し
   たＩＩＲデジタル・フィルタの群遅延量を補正しうる如
   きフィルタ係数を前記した全域通過型デジタル・フィル
   タに与えるフィルタ係数生成手段と、前記した各デジタ
   ル・フィルタに、それぞれ独立にフィルタ係数を与え、
   前記したＩＩＲデジタル・フィルタと前記した全域通過
   型デジタル・フィルタとを縦続的に操作する制御手段と
   を備えてなるオーディオ用振幅及び群遅延の調整装置