JPH0437212A - Ｆｉｒディジタルフィルタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、対称係数形又は反対称係数形のＦＩＲディジ
タルフィルタ装置に関し、ＰＣＭオーディオ信号等のデ
ィジタルオーディオ信号の信号処理に使用されるＦＩＲ
ディジタルフィルタ装置に関する。

（従来の技術） オーディオ信号を記録又は再生する場合に、オーディオ
信号の信号処理にディジタル技術を用いることにより、
高品質な記録再生が実現できる口とは周知の通りである
。

このようなオーディオ信号の信号処理にディジタル技術
を用いる従来例として例えば、オーディオ信号の再生に
当ってプログラム・ソースの違いやりスニング・ルーム
の状態などに応じて、適切な音質調整を施すためにディ
ジタルオーディオ信号の状態でトーン・コントロールを
行うようにしたトーン・コントロール装置が知られてい
る。

このトーン・コントロール装置は、トーン・コントロー
ルの対象にされているオーディオ信号の周波数−振幅特
性を所要のように変化させる。

しかし、トーン・コントロールによるオーディオ信号の
周波数−振幅特性の変更に伴ってオーディオ信号の位相
に変化が生じる場合には、立体再生音場における音像の
定位がトーン・コントロールによるオーディオ信号の周
波数−振幅特性の変更に伴って変化することになるため
に、オーディオ信号の周波数−振幅特性の変更に際して
も信号に位相の変化が生じないような構成のトーン・コ
ントロール装置が必要とされる。

それで、前記のような条件を満たし得るようなトーン・
コントロール装置としては、リニアー・フェーズ特性を
有するディジタルフィルタ、すなわち、周波数−振幅特
性の変化とは無関係に一定な群遅延量を有する有限イン
パルス応答（ＦＩＲ）ディジタルフィルタを用いた構成
態様のものＢ＠目されている。

（発明が解決しようとする課題） 上記したＦＩＲディジタルフィルタは、所定の周波数−
振幅特性が得られるようにするためのディジタルフィル
タ演算を、ディジタル・シグナル・プロセッサ（以下、
ＤＳＰと記す）で行なう構成とされている。ＤＳＰによ
るディジタルフィルタ演算の演算回数は、得ようとする
周波数−振幅特性によって決まり、オーディオ信号に対
して低い周波数帯域まで高精度で所定の周波数−振幅特
性を得る場合には、極めて多くの演舞回数（又はタップ
数）を必要としていた。

このため、従来のＦＩＲディジタルフイルりにおいては
、演算時間が長く、必要なサンプリング周期内で所要回
数のディジタルフィルタ演算を行なってリアルタイム動
作するためには、東先器やメモリが各々複数必要であっ
た。

しかし、これらの乗算器やメモリを１つのＤＳＰに内蔵
すると、ＤＳＰのチップサイズの信号を乗算器やメモリ
が占めることから、チップサイズがかなり人きくなって
しまう。他方、乗算器やメモリの個数を最小にした、小
なるチップサイズのＤＳＰを用いる場合には、リアルタ
イム動作のために多数個のＤＳＰを並列動作させな（Ｊ
ればならず、極めて不経済であった。

本発明は上記の点に鑑みてなされたもので、経済性を損
わずにリアルタイムでディジタルオーディオ信号の信号
処理動作可能なＦＩＲディジタルフィルタ装置を提供す
ることを目的とする。

（課題を解決するための手段） 上述した課題を解決するために、本発明は下記の構成に
なるＦＩＲディジタルフィルタ装置を提供する。

入力ディジタルデータに対しサンプリング周期の自然数
倍の遅延時間をもち、互いに遅延時間が異なるＭ個の遅
延ディジタルデータを生成し、該Ｍ個の遅延ディジタル
データと前記入力ディジタルデータに夫々係数を実質的
に乗じ、得られた乗算結果を累積加算して出力ディジタ
ルデータとする対称係数形又は反対称係数形ＦＩＲディ
ジタルフィルタ装置であって、 遅延手段と、乗算器と、代数的加算を行なう第１の演算
部と、累積加算を行なう第２の演算部とを有するディジ
タル・シグナル・プロセッサを複数個縦続接続して、前
記入力ディジタルデータを該複数個のディジタル・シグ
ナル・プロセッサのうち最前段から最終段までの前記各
遅延手段を通して順次正方向へ転送した後、該最終段か
ら上記最前段まで前記各遅延手段を通して順次逆方向へ
転送すると共に、前記最終段のディジタル・シグナル・
プロセッサを除くディジタル・シグナル・プロセッサに
おいては、前記入力ディジタルデータに対し前記正方向
の転送時と逆方向の転送時とで互いに等しい遅延時間を
付与することにより、前記Ｍ個の遅延ディジタルデータ
を生成し。

各ディジタル・シグナル・プロセッサはサンプリング周
期のＭ／２倍の遅延時間を対称の中心として、互いに対
称的な遅延時間を有する夫々対のディジタルデータ同士
の代数的加算を前記第１の演算部で行なって得た演算結
果に前記係数を前記乗算器により乗算すると共に、前記
最終段のディジタル・シグナル・プロセッサは前ＥＭの
値が偶数のときは前記乗算器によりサンプリング周期の
Ｍ／２倍の遅延時間をもつ遅延ディジタルデータに所定
の係数を乗算し、 これらの乗算結果を最前段のディジタル・シグナル・プ
ロセッサでは前記第２の演算部で累積加算して得たデー
タを繰越しデータとして次段へ転送し、 ２段目以時の各段のディジタル・シグナル・プロセッサ
では前記第２の演算部で累積加算して得たデータに、前
段のディジタル・シグナル・プロセッサから繰越しデー
タを加算したデータを繰越しデータとして次段へ転送し
、 最終段のディジタル・シグナル・プロセッサで生成され
た繰越しデータを出力ディジタルデータとして出力する
と共に、少なくとも入出力ポートの前半と後半を時分割
的に切換えるように構成することにより、該入出力ポー
トの数を減らすことを特徴とするＦＩ’Ｒディジタルフ
ィルタ装置。

〈実施例） 本発明になるＦＩＲディジタルフィルタ装置は、概略、
ディジタル・シグナル・プロセッサを多段カスケード接
続して同装置を構成する場合、２系統の入出力ポートを
時分割的に一部切換える切換手段を設けることにより、
従来に比較して半分の乗算回路でこれを実現できるよう
構成したものである。

第１図は本発明になるＦＩＲディジタルフィルタ装置の
一実施例ブロック構成図、第２図（Ａ）〜（Ｈ）は第１
図に示すＦＩＲディジタルフィルタ装置のタイミングチ
ャーｉ〜、第３図はＦＩＲディジタルフィルタ装置のブ
ロック図、第４図はディジタル・シグナル・プロセッサ
のブロック図、第５図は本発明を説明するディジタル・
シグナル・プロセッサの接続を示す図、第６図はディジ
タル・シグナル・プロセッサのフローチャート、第７図
は従来のＦＩＲディジタルフィルタ装置の接続状態を示
す図である。

本発明になるＦＩＲディジタルフィルタ装置は、第１図
に示すように、後述する構成のディジタル・シグナル・
プロセッサ＜ＤＳＰ）１Ａ１ｏ。

１　Ｂ　＋ｃ　、　１　Ｃ＋ａ　、　−１Ｎ　ｔｏを多
段カスケード接続して構成されており、２系統の入出力
ポートａ　１０　”−’　ｆ　′１０を時分割的に一部
切換える切換手段２Ａ１ｏ、２Ｂ＋ｏ、２Ｃ＋ｏを設け
たものである。

ｈ　１０は切換制御信号である。

さて、第２図に示す繰越しデータはＤＳＰｌＡＩｏの入
力ディジタルデータの前半を出力するポート（以下、図
中で（前半）と記す場合がある）ＣＴｏ　、同データの
後半を出力するポート（以下、図中で（後半）と記す場
合がある）　ｄ　Ｔｏから、それぞれデータの上位と下
位に分けて圧力され、その精度を確保される。

こうして、Ｄ　Ｓ　Ｐ　１　Ａ　ｔｏのポートＣ，１０
’　、　ｄ　ＩＱから出力された繰越しデータは、ＤＳ
Ｐ１Ｂ＋ｏのポートｅｌｏ、ｆｌｏにそれぞれ入力され
た後、所要の演算をなされた後、新たな繰越しデータと
して、ＤＳＰ１Ｂ＋ｏの入力ディジタルデータの前半を
出力するポートｇ＋ｏ　、同データの後半を出力するボ
ｈ　ｈ　１ｏから、それぞれデータの上位と下位に分け
て出力され、次段のＤＳＰ１Ｃ＋ｏのポートに入力され
、同様な手順を経て、ＤＳＰＩＮ＋ｏへと繰越しデータ
は順次転送された後、Ｄ　Ｓ　Ｐ　１　Ｎ　ｔｏから出
力ディジタルデータとして出力される。

このような切換手段２　Ａ　ｔｏ　、　２　Ｂ　ｔｏ　
、　２　Ｃｔｏを介してのＤＳＰ１Ａ＋ｏ、１　Ｂｏｏ
、１　Ｃｏｏ、−１Ｎ　ｔｏの接続状態において、繰越
しデータのデータの前半を出力するＤＳＰ１Ｃ＋ｏのポ
ートｉ　ｔｏから切換手段２　Ａ　ｔｏを介して繰越し
データのデータの後半を入力するＤ　Ｓ　Ｐ　１　Ｂ　
ｔｏのポートｅ　１０へ繰越しデータが導かれることに
よって、ＤＳＰＩＣ＋ｏのポートｉ　ｔｏとＤＳＰ１Ｂ
＋ｏのポートｅ　ＩＣ間を直結する信号線は不要となる
から、ＤＳＰｌＣｌｏのポートｉ　ｔｏ側に接続する信
号線は３本でなくて２本で済み、またＤＳＰ１Ｂ＋ｏの
ポートｅ　ＩＣ側に接続する信号線も３本でなくて２本
で済む。

もし、これらＤＳＰの入出力ポートが２つ構成であると
、第５図に示すように、切換手段なしではＤＳＰの個数
を半分にする構成をとることはできない。つまり、第５
図に示すようなカスケード接続は２個までとなる。

しかしながら、本発明になるＦＩＲディジタルフィルタ
装置は、上記した切換手段を用いているから、３個以上
の任意の個数のカスケード接続が可能となる特徴がある
。

第３図において、入力端子１１は所定の周波数−振幅特
性が付与されるべき所定のフォーマットのディジタルオ
ーディオ信号が入力される。このディジタルオーディオ
信号、すなわちディジタルデータは受信部１２に入力さ
れ、ここで復調される。

フェーズ・ロックド・ループ（ＰＬＬ）１３は受信部１
２で復調して得たディジタルデータ中のクロックと、受
信部１２中で発生されたクロックとの位相を同期させる
ために用いられる。なお、装置の構成に応じて、入力信
号がシリアル信号となされたり、あるいはパラレル信号
となされたりされるものであることはいうまでもない。

前記受信部１２で復調されたディジタルデータ（例えば
、ＮＲＺ信号）は、ディジタル・シグナル・プロセッサ
（ＤＳＰ＞　１４１　＋及び１４Ｒに夫々供給される。

このＤＳＰ１４Ｌ＋及び１４Ｒ）と後述するＤＳＰ１４
Ｌ２及び１４Ｒ２としては、例えば第４図に示されてい
るような構成態様のものを使用することができる。

なお、第４図中に示されているディジタル・シグナル・
プロセッサ（ＤＳＰ＞１４Ｌ＋、１４Ｒ１，１４１２及
び１４Ｒ２と、第４図に具体的にホされているＤＳＰと
は、両者の対応関係が明らかとなるように、両者におけ
る対応する入出力端子について同一の符号または信号名
を付しである。

縦続的に接続されているＤＳＰ１４Ｌ＋と１４Ｌ２は、
ステレオ信号における左チＸ・ンネル信号に対して操作
部１５に設定された所定の特性（例えば、周波数−振幅
特性）を実現すべくＦＩＲディジタルフィルタ演藝を行
ってＦＩＲディジタルフィルタとして機能するような動
作を行う。また縦続的に接続されているＤＳＰ１４Ｒ＋
と１４Ｒ２は、ステレオ信号における右チャンネル信号
に対して操作部１５に設定された所定の特性（例えば、
周波数−振幅特性）を実現すべ（ＦＩＲディジタルフィ
ルタ演算を行ってＦＩＲディジタルフィルタとして機能
するように動作するものである。

そして、ＤＳＰ１４Ｌｌ、１４Ｌ２，１４Ｒ及び１４Ｒ
２等は同じ構成で、かつ、動作態様も同じものが使用さ
れるから、以下の説明において前記した各ＤＳＰ１４Ｌ
ｌ、１４ｍ２，１４ＲＩ及び１４Ｒ２等に共通な事項に
ついて記述される場合に、それぞれのものの区別をしな
いでＤＳＰ１４のように添字のＬｌ、Ｌ２．Ｒ１，Ｒ２
を省いた状態で説明を行う。

所望の周波数−振幅特性を指定するための操作部１５は
、例えば、それぞれ所定の周波数−振幅特性を個別に指
定できる入力部として用いられる図示されていない多数
の押釦スイッチＳ、ｊ（ｉ＝１．２．・・・、ｊ＝１．
２．・・・）が設けられている。

表示部１６は、前記した操作部１５で所望の周波数−振
幅特性を指定するための入力部として用いられる多数の
押釦スイッチＳ、（ｉ＝１．２゜・・・、ｊ＝１．２．
・・・）の内で操作されたものに対応して周波数帯域に
おける振幅を表示させることができるようにするための
複数個の表示素子（例えば、発光ダイオード）を配列さ
せておき、前記した操作部１５で操作された押釦スイッ
チＳ　・とＪ 対応して定められる周波数特性が表示できるようにする
。

中央処理装置（以下ＣＰＵと記す）１７はリード・オン
リー・メモリ（以下ＲＯＭと記す）１８とランダム・ア
クセス・メモリ（以下ＲＡ〜１と記す）１９とを備えて
おり、ＲＯＭ１８に予め格納されているプログラムを読
み出し、このプログラムに基づいて入力ディジタルデー
タに前記した操作部１５に設定された周波数−振幅特性
に従った振幅変化を生じさせうるように、前記したＤＳ
Ｐ１４で所定のｉＲディジタルフィルタ演算が行われる
ように制御したり、ＲＡ〜１１９に必要なデータを書き
込んだり読み出す。また、ＣＰＵ１７は表示部１６に所
定の表示がなされるようにしたり、その他、ディジタル
フィルタ装置の各部の動作の制御を行う。

ＤＳＰにより所定のＦＩＲディジタルフィルタ演算がさ
れたディジタルデータは、ＤＳＰ１４し２及び１４Ｒ２
の各出力端子ｄからシリアルに取り出されて送信部２０
に入力される。送信部２０は入力ディジタルデータを再
びディジタル伝送に適した変調形式（例えばパイフェー
ズ変調）で変調して出力端子２１を介して例えばディジ
タルアンプ（図示せず）へシリアルに出力される。

次にＤＳＰ１４の具体的構成について第４図と共に説明
する。入力端子ａ＋、ａ２（又はＣ）からの入力ディジ
タルデータは直並列変換器２５】２５２で己卯列変換さ
れて例えば２４ビット並列データとされて出力される。

直並列変換器２５及び２５２は夫々前記した受信部１２
からの同期信号５ｙｎｃの例えば立ち上がりでデータを
取り込み、かつ、並列に出力する。同期信号５ｙｎｃは
入力ディジタルデータのサンプリング周期と同一周期で
ある。

直並列変換器２５＋、２５２の各並列出力ディジタルデ
ータは、入力バッフ１Ｆ２６＋、２６２を別々に通して
ＲＡＭ２７及び乗幹器２８に夫々供給される。ここで、
ＲＡＭ２７はデータ用のダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）である。

他方、パラメータ制御部２９は前記したＣＰＵ１７から
切換信号ＡＤ、チップセレクト信号Ｃ８、書込みイネー
ブル信号ＷＥ及びデータＤが夫々入力され、切換信号Ａ
Ｄで指定されたＲＡＭ３０、転送バッファ３１及び係数
メモリ３２のいずれか一つにデータＤを送ると共に、転
送バッファ３１から転送タイミングと転送数とを指定す
る制御信号を出力する。

ここで、ＲＡＭ３０はプログラム用のスタティックＲＡ
Ｍで、初期設定後にＣＰＵ１７がら送られてくるプログ
ラムデータを格納する。また、係数メモリ３２は乗算器
２８で入力ディジタルデータを乗剪すべき係数α１〜α
ｎが格納されるスタティックＲＡＭである。切換信号Ａ
Ｄは転送バッファ３１から係数メモリ３２への係数の転
送を可能にする信号で、この係数転送を指示する切換信
号ＡＤが入力されると、次の同期信号Ｓ　　がらｎＣ のサンプリング明間中に係数の転送とアクセスとが行な
われる。

プログラムカウンタ３３は受信部１２からのシステムク
ロックＸＣＬＫを計数し、また同期信号Ｓ、。。でリセ
ットされる構成とされており、その計数出力をＲＡＭ３
０へ供給する。この計数出力に基づ＜　ＲＡ　Ｍ　３０
のアドレスから読み出されたプログラムデータ（命令）
は、デコーダ３４により解読された後ＤＳＰ１４内の各
回路部へ制御信号として出力される。

従って、上記のシステムクロックＸＣ［にはプログラム
を構成するインストラクションのサイクルタイムを決定
し、１サンプリング周期内にに回（ただし、Ｋは６４．
２５６など）のインストラクションを実行しようとする
と、システムクロックＸＣＬＫの周波数はサンプリング
周波数ｆＳのに倍の周波数に設定される。

データ用ＲＡＭ２７は入力ディジタルデータをサンプリ
ング周期の自然数倍の時間遅延して出力するが、その遅
延出力データは後述する如く、所定の遅延時間を中心と
して互いに対称的な遅延時間を有する一対のディジタル
データである。この一対のディジタルデータは夫々演算
部３５へ供給される。

演算部３５はこのＦＩＲディジタルフィルタ装置が対称
係数形のときは＃ｉ装加算を行ない、反対称係数形のと
きは前置減粋を行なう回路で、その演算結果を乗算器２
８に供給し、ここで係数メモリ３２から３２ビツトのパ
ラレルデータである所定の係数と乗算させる。

乗算器２８の出力乗算結果は、４８ビツトのパラレルデ
ータで、このデータはシフト付レジスタ３６を通して演
算部３７へ供給され、ここで後述する如く累積加粋７さ
れる。演算部３７から取り出されたディジタルデータは
出力バッフ７３８１及び３８２に夫々供給される。また
、出力バッフ７３８１及び３８２にはＲＡＭ２７からの
遅延ディジタルデータも入力される。

出力バッファ３８１及び３８２の各出力ディジタルデー
タは２４ビツトパラレルデータであり、次の並直列変換
器３９１及び３９２に供給されてパラレル−シリアル変
換された後、出力端子ｂ＋。

ｂ２（又はｄ）へ出力される。

なお、入力端子ａ２とＣ及び出力端子ｂ２とｄとは時分
υｆで使い分けられる。入力端子Ｃの後述の入力繰越し
データは直並列変換器２５２、入力バッファ２６２及び
バスワイヤを介して演算部３７に入力され、そこで、累
積値に加算された後、バスワイヤ、出力バッフ７３８２
、並直列変換器３９２を介して出力端子ｄから出力され
る。

第４図中のｆはシリアルデータ入力およびパラレルデー
タ出力のタイミングをきめるために、直並列変換器２５
１．２５２と並直列変換器３９１゜３９２とに供給する
データ・クロック信号ＢＣＬＫとチャンネル識別信号Ｌ
ＲＣＫとの入力端子である。

次に、本発明の要部をなす、データ用ＲＡＭ２７、演算
部３５、乗算器２８及び演算部３７からなる回路部によ
るディジタルフィルタ演紳動作の実施例について、等測
的なハード回路と共に説明する。

第５図中、第１図、第３図及び第４図と同一構成部分に
は同一符号を付し、その説明を省略する。

また、第５図中、−点鎖線枠Ｆは縦続的に接続される２
個のＤＳＰ１４のうち、前段のＤＳＰの機能ブロックを
示し、−点鎖線枠Ｂは後段のＤＳＰの嶺能ブロックを示
す。すなわち、前段のＤＳＰブロックＦは前記ＤＳＰ１
４Ｌ＋又は１４Ｒ１の機能ブロックに相当し、ＤＳＰブ
ロックＢは前記ＤＳＰ１４Ｌ２又は１４Ｒ２の機能ブロ
ックに相当する。

第５図は対称係数形ＦＩＲディジタルフィルタ装置にお
けるディジタルフィルタ演算を小すハード回路構成ブロ
ック図で、遅延器４５は入力ディジタルデータを１サン
プリング周期遅延する回路で、ブロックＦ中には入力端
子ａ１と出力端子ｂ１との間にｎ個、並びに入力端子ａ
２と出力端子ｂ２との間にｎ個縦続接続されている。従
って、前段のＤＳＰブロックＦ中の遅延器４５の総個数
は２ｎ個で偶数個となる。この遅延器４５による遅延動
作は前記データ用ＲＡＭ２７により実現される。また、
後段のＤＳＰブロックＢ中の入力端子ａ１と出力端子ｂ
１との間には２ｍ個の遅延器４５が縦続接続されている
。

従って、このディジタルフィルタ装置中には、全部でＭ
　（＝２ｎ＋２ｍ）個の遅延器４５があるから、前段の
ブロックＦの入力端子ａ１に入力された入力ディジタル
データは、１サンプリング周期からＭサンプリング周期
まで互いに遅延時間の異なるＭ個の遅延時間を有するデ
ィジタルデータとされる。

加算器４６は入力ディジタルデータに対してサンプリン
グ周期のＭ／２倍の遅延時間を対称の中心として、互い
に対称的な遅延時間を有する一対のディジタルデータ同
士を加算合成する。この加算器４６による加算動作は前
記演算部３５で実現される。

本実施例のディジタルフィルタ装置は対称係数形であり
、上記の一対のディジタルデータは符号及び値が夫々同
一の乗算係数を乗ぜられる。そこで、本実施例は予め上
記の一対のディジタルデータを加算器４６で加算してか
ら乗算器４７へ供給して乗算係数との乗算を行わせる。

この乗算器４７は実際のハードウェア構成では第４図に
示したように一個の乗算器２８で実現できる。

加算器４８は乗算器４７の出力型締結果を累積加算して
出力端子ｄへ出力する。この累積加算は前記演算部３７
により実現できる。、前段ＤＳＰブロックＦの出力端子
ｄから取り出された累積加算データは繰越しデータとし
て後段のＤＳＰブロックＢの入力端子Ｃに入力され、こ
の後段のＤＳＰブロックＢの累積加算データに加算され
る。

前段のＤＳＰブロックＦの入力端子ａ１に入力された入
力ディジタルデータはｎ個の遅延器４５を通してｎサン
プリング周期遅延されて出力端子ｂ１へ出力され、更に
後段のＤＳＰブロックＢの入力端子ａ１へ正方向に転送
され、このブロックＢ内の２ｍ個の遅延器４５により更
に２ｍサンプリング周期遅延されてから出力端子ｂ１か
ら前段のＤＳＰブロックＦの入力端子ａ２へ逆方向に転
送され、このブロックＦ内のｎ個の遅延器４５により更
にｎサンプリング周期遅延されてから加算器４６に入力
されて入力ディジタルデータと加算される。

従って、最終段である後段のＤＳＰブロックＢを除く前
段のＤＳＰブロックＦでディジタルデータに付加される
遅延時間は正方向の転送時と、逆方向の転送時と等しく
なる。

後段のＤＳＰブロックＢの出力端子ｄから取り出された
繰越しデータがＦＩＲディジタルフィルタの出力として
第３図に示した送信部２０へ出力される。

なお、前段のＤＳＰブロックＦは出力端子ｂ２及び入力
端子Ｃは使用されない。ただし、後述のようにＤＳＰブ
ロックＦが３個以上のＤＳＰを用いて構成されるＦＩＲ
ディジタルフィルタの中間段として用いられる場合は、
これらの端子ｂ２及びＣは使用される。

反対称係数形ＦＩＲディジタルフィルタ装置では入力デ
ィジタルデータに対するＭ／２サンプル周期の遅延的間
を対称の中心として互いに対称的な遅延時間を有する一
対のディジタルデータの乗算係数は絶対値は同じである
が符号が異なる。このため、本実施例では減算器４９に
より算術的減算（実質的な代数的加締）を行なう。

このように、上記した実施例のディジタルフィルタ演算
に際して使用されるべきディジタルフィルタ係数の個数
が本来９個であっても１本発明のＦＩＲディジタルフィ
ルタにおいては必要な係数の個数は約Ｊ）、／２個とな
り、ディジタルフィルタの係数設定に要する時間の短縮
が達成されうる。

また、本発明のディジタルフィルタ装置では、各段のＤ
ＳＰ１４において各サンプリング周期毎にデータに対す
る演算が並ケ］的に分散して行なわれる。

次に上記のディジタルフィルタ演算を行なうＤＳＰ１４
により実質上構成されているＦＩＲディジタルフィルタ
装置による入力ディジタルデータの周波数−振幅特性の
調整動作について説明する。この調整動作の制御は第３
図に示したＣＰＵ１７によって、ＦＩＲディジタルフィ
ルタ装置のプログラムを切換えたり、乗算係数用データ
を切換えることによって行なわれる。

上記の調整動作の制御が型締係数用データを切換えるこ
とにより行なわれる場合のＣＰＵ１７の動作について第
６図のフローチャートと共に説明する。

まず、第６図（△）に示されているフローチャートにお
いて、スタートするとステップ１０１で初期設定が行わ
れ、−次いで、ステップ１０２でＤＳＰｌ４の初期設定
が行われ、次いで、ステップ１０３では操作部１５にお
ける押釦スイッチＳ１．がオンの状態になされているか
否かをみて、オフならばステップ１０４で一定時間持っ
てからステップ１０３に戻り、オンならばステップ１０
５に進む。

ステップ１０５では操作部１５における押釦スイッチＳ
−４の設定値を読む。続いてＣＰＵ１７はステップ１０
６で乗算係数の組（Ｓ・・の各組合せＪ に対応した乗算係数の各組は、ＲＯＭ１８に予め記憶さ
れている）の選択を行った後に、ステップ１０７でＤＳ
Ｐｌ　４内の係数メモリ３２に乗算係数用データを書込
む。次いで、ＣＰＵ１７はステップ１０８で切換信号を
発生し、ステップ１０９で表示部１６にデータを送り、
ステップ１０３に戻る。

第６図（Ｂ）に示されているフローチャートは、第１図
中に示されているＣＰＵ１７から受信部１２に対して所
定の時間間隔毎に送られるパルスＣ８ｄを発生させるた
めの割込みルーチンを示しており、割込みが発生すると
ステップ２０１でパルスＣ８ｄを発生してメインルーチ
ンへリターンする。

なお、本発明のＦＩＲディジタルフィルタ装置は、必要
に応じて任意の個数のＤＳＰを使用して構成することも
できる。

第７図は対称係数形又は反対称係数形のＦＩＲディジタ
ルフィルタ装置をＮ＠（ただし、Ｎは３以上の自然数）
のＤＳＰ１４＋〜１４！ｌｌを用いて構成した場合のＤ
ＳＰ１４＋〜１４Ｎの接続関係を示す。

第７図中、ＤＳＰ　１４　＋〜１４Ｎの入力端子ａｌ、
ａ２及びＣと出力端子す、、ｂ２及びｄは第３図、第４
図及び第５図に示した同一符号の端子に相当する。

第７図において、ＤＳＰ１４＋〜ｏｓｐｉ＜Ｎ−１の夫
々は第３図、第４図及び第５図に示したＤＳＰブロック
Ｆと同一構成であり、最終段のＤＳＰ１４Ｎは前記ＤＳ
ＰブロックＢと同一構成である。ただし、最前段のＤＳ
Ｐｌ４：は端子ｂ２及びＣは使用しない。

また第５図に示した実施例は対称係数形ＦＩＲディジタ
ルフィルタ装置を構成しているが、ＤＳＰｌ［」ツクＦ
及びＢの各加算器４６を減筒器とすることにより、反対
称係数形ＦＩＲディジタルフィルタ装欝の構成とするこ
ともでさるし、第５図中の後段のＤＳＰブロックＢの遅
延器４５の個数を奇数個とすることもできる。

（発明の効果） 以上のように、本発明によれば、少なくとも絶対値が等
しい係数と乗算されるべき一対のディジタルデータ同士
を加算してから乗算し、その型筒結果を累積加算するよ
うにしたので、従来に比べて演算回数を略平分に低減で
き、またディジタルデータを複数個のＤ　Ｓ　Ｐ（７）
Ｉｖｊ段から後段へ転送してから後段から前段へ転送す
るようにしているので、従来に比べてＤＳＰの個数を削
減でき、経済性に優れる。

更に３１１！ＩＩ以上のＤＳＰを縦続接続して同様にし
てディジタルフィルタ演算を行なうことかできるから、
その場合は更に演斡時間を短縮することができ、経済性
を損わずにリアルタイムでディジタルオーディオ信号の
信号処理ができる。さらにデータ用ＲＡＭはすべて各サ
ンプル毎にアクセスされるので、リフレッシュ回路を省
略したダイナミックＲＡＭが使用できるので、この面か
らもチップ面積の縮小が達成され、極めて経済性の高い
ディジタルフィルタ装置を提供することが可能になり、
特に、最終段のＤＳＰで生成された繰越しデータを出力
ディジタルデータとして出力すると共に、少なくとも入
出力ポートの前半と後半を時分割的に切換えるように構
成することにより、該入出力ポートの数を減らすことが
できる。

【図面の簡単な説明】

第１図は本発明になるＦＩＲディジタルフィルタ装置の
一実施例ブロック購成図、第２図＜Ａ）〜（Ｈ）は第１
図に示すＦＩＲディジタルフィル夕装置のタイミングチ
ャート、第３図はＦＩＲディジタルフィルタ装置のブロ
ック図、第４図はディジタル・シグナル・プロセッサの
ブロック図、第５図は本発明を説明するディジタル・シ
グナル・プロセッサの接続を示す図、第６図はディジタ
ル・シグナル・プロセッサのフローチャート、第７図は
従来のＦＩＲディジタルフィルタ装置の接続状態を示す
図である。 １４ｍ＋、１４Ｌ２．１４Ｒ１，１４Ｒ２・・・ディジ
タル・シグナル・プロセッサ（ＤＳＰ＞、２８・・・乗
口器、３５．３７・・・演算部。 特　許　出願人　日本ビクター株式会社代表壱　増水　
邦夫 第 図

Claims (1)

1. 【特許請求の範囲】 入力ディジタルデータに対しサンプリング周期の自然数
   倍の遅延時間をもち、互いに遅延時間が異なるＭ個の遅
   延ディジタルデータを生成し、該Ｍ個の遅延ディジタル
   データと前記入力ディジタルデータに夫々係数を実質的
   に乗じ、得られた乗算結果を累積加算して出力ディジタ
   ルデータとする対称係数形又は反対称係数形ＦＩＲディ
   ジタルフィルタ装置であって、 遅延手段と、乗算器と、代数的加算を行なう第１の演算
   部と、累積加算を行なう第２の演算部とを有するディジ
   タル・シグナル・プロセッサを複数個縦続接続して、前
   記入力ディジタルデータを該複数個のディジタル・シグ
   ナル・プロセッサのうち最前段から最終段までの前記各
   遅延手段を通して順次正方向へ転送した後、該最終段か
   ら上記最前段まで前記各遅延手段を通して順次逆方向へ
   転送すると共に、前記最終段のディジタル・シグナル・
   プロセッサを除くディジタル・シグナル・プロセッサに
   おいては、前記入力ディジタルデータに対し前記正方向
   の転送時と逆方向の転送時とで互いに等しい遅延時間を
   付与することにより、前記Ｍ個の遅延ディジタルデータ
   を生成し、各ディジタル・シグナル・プロセッサはサン
   プリング周期のＭ／２倍の遅延時間を対称の中心として
   、互いに対称的な遅延時間を有する夫々対のディジタル
   データ同士の代数的加算を前記第１の演算部で行なって
   得た演算結果に前記係数を前記乗算器により乗算すると
   共に、前記最終段のディジタル・シグナル・プロセッサ
   は前記Ｍの値が偶数のときは前記乗算器によりサンプリ
   ング周期のＭ／２倍の遅延時間をもつ遅延ディジタルデ
   ータに所定の係数を乗算し、 これらの乗算結果を最前段のディジタル・シグナル・プ
   ロセッサでは前記第２の演算部で累積加算して得たデー
   タを繰越しデータとして次段へ転送し、 ２段目以降の各段のディジタル・シグナル・プロセッサ
   では前記第２の演算部で累積加算して得たデータに、前
   段のディジタル・シグナル・プロセッサから繰越しデー
   タを加算したデータを繰越しデータとして次段へ転送し
   、 最終段のディジタル・シグナル・プロセッサで生成され
   た繰越しデータを出力ディジタルデータとして出力する
   と共に、少なくとも入出力ポートの前半と後半を時分割
   的に切換えるように構成することにより、該入出力ポー
   トの数を減らすことを特徴とするＦＩＲディジタルフィ
   ルタ装置。