JPS63221708A - オ−デイオ用振幅及び群遅延の調整装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はオーディオ用振幅及び群遅延の調整装置、例え
ばＰＣＭオーディオ信号等のオーディオ信号について、
各周波数帯域別の振幅と群遅延量とを可変して取出すこ
とができるようにした振幅及び群遅延の＊ａ装置に関す
る。

（従来の技術） 受聴者の両耳に与えられる音のレベル差と時間差（位相
差）などが、立体再生音場内における受聴者の左右の方
向感と音像の定位とに大きく関係していることは良く知
られており、従来から電気音響変換器を用いて形成させ
る立体再生音場において受聴者が感じる立体感や音像の
定位感を変化させるのに、電気音響変換器に供給するオ
ーディオ信号の振幅や位相を変化させるようにすること
が行われて来ているが、従来、最も一般的に使用されて
いた抵抗、コンデンサ、コイル等の回路素子の組合わせ
によって構成された移相器によりアナログ信号形態のオ
ーディオ信号の位相を細かに変化させるようにする場合
には、高価で複雑な構成の移相器の使用が必要とされる
′ので、そのような手段は民生用の機塁に採用すること
は困難である。

（発明が解決しようとする問題点） 前記の問題点を解決する一手段としては、例えば、振幅
・位相制御を行うことのできるデジタル・フィルタを用
いることが考えられるが、振幅・位相制御を行うことの
できるデジタル・フィルタとして従来知られているもの
１例えば、特開昭５９−１１２７１５号公報で開示され
たような構成形態のものは、振幅と位相とを独立に可変
制御するために、実数部と虚数虚数部とについて別々に
演算して得たフィルタ係数を用いてＦＩＲデジタル・フ
ィルタ演算を行って所望の特性のＦＩＲデジタル・フィ
ルタが構成されていて、構成に際してヒルベルト変換器
等が必要とされるので、構成が複雑となるのみならず、
実時間演算が困難であるというような多くの問題点があ
った。

（問題点を解決するための手段） 本発明は所望の周波数特性と所望の群遅延特性とを指定
する特炸入力部と、前記した特性入力部で指定された周
波数特性情報に応じたＦＩＲデジタル・フィルタ演算と
前記した軸性入力部で指定４された群遅延情報に応じた
全域通過型デジタル・フィルタ演算とを行うデジタル・
フィルタ演算手段と、前記した特性入力部で指定された
周波数特性情報と群遅延情報とに応じて、それぞれ独立
にフィルタ係数を与えて前記したＦＩＲデジタル・フィ
ルタと前記した全域通過型デジタル・フィルタとを縦続
的に操作する制御手段とを備えてなるオーディオ用振幅
及び群遅延の＊ｍ装置を提供するものである。

（実施例） 以下、添付図面を参照して本発明のオーディオ用振幅及
び群遅延の調整装置の具体的な内容を詳細に説明する。

第１図は本発明のオーディオ用振幅及び群遅延の調整装
置の一実施例のブロック図、第２図は振幅と群遅延量と
が調整されるべき複数の周波数帯域における個々の周波
数帯域毎の振幅と群遅延量の調整を行う複数の特性可変
用選択スイッチが設けられている特性入力部ＣＩＤと、
振幅の調整状態及び群遅延量の状態が複数の周波数帯域
における個々の周波数帯域毎に表示されるようになされ
ている表示部ＤＰＡとの正面図、第３図はデジタル・シ
グナル・プロセッサＤＳＰの一例構成を示すブロック図
、第４図及び第１２図はＤＳＰの動作によって得られる
べきフィルタの構成を示すブロック図、第５図は本発明
のオーディオ用振幅及び群遅−の調整装置の動作を説明
するために用いるタイミングチャート、第６図は中央演
算処現装置ｔ（ＣＰＵ）の動作説明用のフローチャート
、第７図は全域通過型デジタルフィルタの特性を説明す
るための図、第８図は全域通過型デジタルフィルタの極
と零（ミラー）とを説明するためのＺ平面図、第９図は
係数設定部と係数メモリにおけるメモリマツプの一例図
、第１０図はマルチプレクサと送信部との具体的構成を
示すブロック図である。

本発明のオーディオ用振幅及び群遅延の調整装置の一実
施例のブロック図を示している第１図において、１はデ
ジタル信号の入力端子であり、この入力端子ｌにはオー
ディオ用振幅及び群遅延の調整装置において所定の大き
さの振幅変化と所定量の群遅延が与えられるべき所定の
フォーマットのデジタル信号となされたオーディオ信号
（以下。

単にデジタル信号と記載する）が供給され為。

前記した入力端子１に供給されたデジタル信号は受信部
ＲＤで復調される。ＰＬＬはフェーズ・ロックド・ルー
プであり、このフェーズ・ロックド・ループＰＬＬは受
信部ＲＤで復調して得たデジタル・データ中のクロック
と、受信部ＲＤ中で発生されたクロックとの位相を同期
させるために用いられる。なお、装置の構成に応じて、
入力信号がシリアル信号となされたり、あるいはパラレ
ル、信号となされたりされるものであることはいうまで
もない。

前記の受信部ＲＤで復調された信号１例えば、ＮＲＺ信
号は、デジタル・シグナル・プロセッサＤＳＰＱｌ、Ｄ
ＳＰｒｌに供給される。前記したデジタル・シグナル・
プロセッサＤＳＰｊｌｌ、　ＤＳＰｒｌ、及び後述され
ているデジタル・シグナル・プロセッサＤＳＩ’ｌ１２
．ＤＳＰ’ｒ２としては、例えば第３図に示されている
ような構成態様のものを使用することができる。

なお、第１図中に示されているデジタル・シグナル・プ
ロセッサＤＳＰＱＩ、ＤＳＰｊ１２．ＤＳＰｒｌ、ＤＳ
Ｐｒ２と、第３図に具体的に示されているデジタル・シ
グナル・プロセッサ（ＤＳＰΩ。

ＤＳＰｒ　）とは、両者の対応関係が明らかとなるよう
に９両者における対応する入出力端子について、同一の
符号ａ　−ｈを付しである。

前記したデジタル・シグナル・プロセッサＤＳＰＱＩは
、ステレオ信号における左チャンネル信号に対して特性
入力部ＣＩＤに設定された周波数特性を実現すべくＦＩ
Ｒデジタル・フィルタ演算を行ってＦＩＲデジタル・フ
ィルタとして機能するような動作を行い、またデジタル
・シグナル・プロセッサＤＳＰｒＬは、ステレオ信号に
おける右チャンネル信号に対して特性入力部ＣＩＤに設
定された周波数特性を実現すべくＦＩＲデジタル・フィ
ルタ演算を行ってＦＩＲデジタル・フィルタとして機能
するように動作するものであり、他方。

デジタル・シグナル・プロセッサＤＳＰＪ１２は、ステ
レオ信号における左チャンネル信号に対して特性入力部
ＣＩＤに設定された群遅延特性を実現すべく全域通過型
デジタル・フィルタ演算を行って全域通過型デジタル・
フィルタとして機能するような動作を行い、また、デジ
タル・シグナル、プロセッサＤＳＰｒ２は、ステレオ信
号における右チャンネル信号に対して特性入力部ＣＩＤ
に設定された群遅延特性を実現すべく全域通過型デジタ
ル・フィルタ演算を行って全域通過型デジタル・フィル
タとして機能するように動作するものであるが、前記し
た各デジタル・シグナル・プロセッサＤＳＰＱＩ、ＤＳ
Ｐｆ１２．ＤＳＰｒｌ、ＤＳＰｒ２等は同じ構成で、か
つ、動作ＩＩＡ４ａｌｌも同じものが使用されるから、
以下の説明において前記した各デジタル・ジグｆ）Ｉ／
−プＯセッｆＤＳＰ（１１ｅＤＳＰｆｉ２ｅ　ＤＳＰｒ
ｌ、ＤＳＰｒ２等に共通な事項について記述される場合
に、それぞれのものの区別をしないでデジタル・シグナ
ル・プロセッサＤＳＰのように添字の１１．１２．ｒｌ
、ｒ２を省いた状態で説明が行われている。

所望の周波数特性及び群遅延特性を指定するための特性
入力部ＣＩＤには、第２図の（ａ）に示されているよう
に複数の周波数帯域における個々の周波数帯域毎の振幅
と群遅延量の＊ａとを行う複数の特性可変用選択スイッ
チ８１−８４と、振幅・遅延切換スイッチ８５〜Ｓ８と
が設けられている。

また、第２図の（ｂ）に示されている表示部ＤＰＡには
例えば図中に示されているように、複数の周波数帯域毎
にそれぞれ複数個の表示素子（例えば、発光ダイオード
）が配列されていて、前記した特性入力部ＣＩＤで設定
された各周波数帯域毎の振幅と群遅延量とが前記した表
示素子の動作状態の如何（例えば発光ダイオードの点滅
状態）によって容易に知ることができるようにされてい
る。

第２図の（ｂ）においてｆ　１．　ｆ　２・・・ｆｎは
複数に分割された各部なる周波数帯域における中心周波
数値を示したものであり、また、前記した各帯域の中心
周波数値ｆ　１．　ｆ　２・・・ｆｎの上方に縦方向に
並べて図示している丸印が表示素子である。そして、第
２図の（ｂ）中では表示素子が発光ダイオードであった
とした場合に、黒丸印で示されているものが発光状態、
白丸印で示されているものが消灯状態をそれぞれ現わす
というような表示の態様で図示しているが、表示部ＤＰ
Ａでは第２ｖｌＩの（ｂ）に例示したように前記した特
性入力部ＣＩＤに設定された各周波数帯域毎の振幅と群
遅延量との表示を行うことができる。

中央演算処理装置１ｃＰＵはリードオンリーメモリＲＯ
ＭとランダムアクセスメモリＲＡＭとを備えており、前
記した特性入力部ＣＩＤに設定された各周波数帯域毎の
振幅と群遅延量とに対応する群遅延量が、オーディオ用
振幅及び群遅延の調整装置に供給された入力デジタル信
号に生じさせるように、前記したデジタル・シグナル・
プロセッサＤＳＰにおける所定のデジタル・フィルタ演
算が行われるように制御したり、表示部ＤＰＡに所定の
表示がなされるようにしたり、その他、オーディオ用振
幅及び群遅延の調整装置の各部の動作の制御を行う。

また、第１図においてＳＴＤはシリアルコードの転送部
、ＳＣＧはクロック信号の発生回路１ＭＰＸはマルチプ
レクサ、ＴＤは送信部、２は出力端子である。

デジタル・シグナル・プロセッサＤＳＰの具体的な構成
例を示している第３図において、ＳＤＩはシリアル・デ
ータの入力回路、ＩＢは入力バッファ、ＮＣ−ＲＡＭは
係数ＲＡＭ、ＴＢは転送バッファ、ＰＣＤはパラメータ
制御部、Ｐ−ＲＡＭはプログラムＲＡＭ、ＳＤＯはシリ
アルデータの出力回路、ＳＣＩはシリアルコード・イン
ターフェース、Ｄ−ＲＡＭはデータＲＡＭである。

また、ＦＮ−ＲＯＭは定数のメモリ用ＲＯＭ。

ＭＵＬは乗算器、ＡＣＣはアキュムレータ、　ＲＥＧは
シフタ付レジスタ、ＯＢは出力バッファである。

前記した第３図示のデジタル・シグナル・プロセッサＤ
ＳＰにおける定数のメモリ用ＲＯＭ（ＦＮ−ＲＯＭ）と
乗算器ＭＵＬと、アキュムレータＡＣＣと、シフタ付レ
ジスタＲＥＧ、及び出力バッファＯＢなどからなる構成
部分は、良く知られた回路構成であるとともに、本発明
の説明には直接に関係しないから、それの詳細な説明は
省略する。

前記したプログラムＲＡＭ（Ｐ−ＲＡＭ）は、デジタル
・シグナル・プロセッサＤＳＰが実行すべきプログラム
を予め記憶していて１乗算係数ａｌｏ〜ｂｎ２等のデー
タを記憶することにより係数メモリとして機能する係数
ＲＡＭ（ＮＣ−ＲＡＭ）から、これらのデータを乗算器
ＭＵＬに供給する。

シリアルコード・インターフェースＳＣ工はシリアルコ
ード入力端子Ｃおよびシリアルコード出力端子ｄを備え
ており、シリアルコードタイミング入力端子ｅから供給
されるクロック信号及び同期信号（ＬＲＣＫ、ＬＲＣＫ
バー）によってシリアルコード入力端子Ｃからデータ（
ＳＤ、ＳＤ’　）を入力したりシリアルコード出力端子
ｄからデータ（ＳＤ、ＳＤ’　）を出力したりする。

前記したパラメータ制御部ＰＣＤは、シリアルコード・
インターフェースＳＣＩからのデータをプログラムＲＡ
Ｍ（Ｐ−ＲＡＭ）および転送バッファＴＢに識別して送
るとともに、転送バッファＴＢから転送タイミングと転
送数とを指定する制御信号Ｔｓ、Ｔｗを出力する０ｇは
パラメータ制御部ＰＣＤのトリガ入力端子である。

前記のパラメータ制御部ＰＣＤは前記したトリガ入力端
子ｇに対して外部からトリガ（同期信号）入力が供給さ
れたときに、そのトリガ入力によって転送タイミングが
決定された制御信号Ｔｓを発生することができるような
構成になされているが、パラメータ制御部ＰＣＤは前記
した端子ｇに対して外部からトリガ入力が供給されなく
ても、データ（ＳＤ、ＳＤ’　）によってもトリガされ
うるような機能を備えている。

そして、第１図に示されているオーディオ用振幅及び群
遅延の調整装置中で使用されている２つのデジタル・シ
グナル・プロセッサＤＳＰｆｌ、ＤＳＰｒは、それのパ
ラメータ制御部ＰＣＤがデータ（ＳＤ、ＳＤ’）によっ
てトリガされて動作するようにされているので、前記し
た端子ｇは使用されていない。

シリアル・データの入力回路ＳＤＩはシリアルデータ入
力端子ａからのオーディオ入力データを直並列変換して
、入力バッファＩＢを介してデータＲＡＭ（Ｄ−ＲＡＭ
）に供給する１図中のｆはシリアルデータ入力およびシ
リアルデータ出力のタイミングをきめるために、シリア
ル・データの入力回路ＳＤＩとシリアル・データの出力
回路ＳＤ○とに供給するデータクロック信号ＢＣＬＫと
チャンネル識別信号ＬＲＣＫとの入力端子である。

第４図は第１図に示されている本発明のオーディオ用振
幅及び群遅延の調整装置におけるデジタル・シグナル・
プロセッサＤＳＰＱ２の演算動作とデジタル・シグナル
・プロセッサＤＳＰｒ２の演算動作とにより、それぞれ
得ようとしているフィルタ特性が得られるようなＩＩＲ
デジタル・フィルタを具体的な回路構成の形で表わした
図であり。

また、第１２図は第１図に示されている本発明のオーデ
ィオ用振幅及び群遅延の調整装置におけるデジタル・シ
グナル・プロセッサＤＳＰΩ１の演算動作とデジタル・
シグナル・プロセッサＤＳＰｒｌの演算動作とにより、
それぞれ得ようとしているフィルタ特性が得られるよう
なＦＩＲデジタル・フィルタを具体的な回路構成の形で
表わした図であって、前記した第４図及び第１２図にお
いて３は入力端子、４は単位遅延演算子、５は乗算回路
。

６は加算回路、７は出力端子である。

前記した第４図に示されているフィルタは同一構成のｎ
個の一バイクワッドフィルタ部ＦＬＴＩ〜ＦＬＴｎを１
段縦続接続した全域通過型のフィルタ構成になっている
。

ところで、第４図に示されるような全域通過型デジタル
・フィルタの伝達関数ＨＡ（Ｚ）は良く知られているよ
うに次式によって表わされる。

そして、全域通過型デジタル・フィルタの場合には、デ
ジタル・フィルタの係数の内の係数ａｉ２を１とするこ
とができ、また、全域通過型デジタル・フィルタでは、
第８図中に示されているように２平面図上のＰＬ、Ｐ２
．Ｐ３＝Ｐｎ−１，Ｐｎの各種が零（ミラー）とそれぞ
れ重なっているとともに。

第７図の（ｂ）に示されているようにように位相特性θ
（ω）が周波数ＣＭ格化周波数ω）に対して各パイクワ
ッドフィルタ部（単位フィルタ）で単調減少することが
知られており、また、前記した群遅延特性τｇ（ω）は
　τｇ（ω）＝＝−ｄθ（ω）／ｄω　として定義され
るので、第７図の（ａ）においてＧｄｌ。

Ｇｄ２・・・Ｇｄｎで示される群遅延特性が各パイクワ
ッドフィルタ部ＦＬＴＩ〜ＦＬＴｎについて得られる。

すなわち、パイクワッドフィルタ部ＦＬＴＩの極Ｐ１の
角周波数θρ１は、それを第７図の（ａ）に示されてい
る群遅延特性の第１の帯域周波数の中心周波数ｆ１に対
応させることができ、同様に各パイクワッドフィルタ部
ＦＬＴ２〜ＦＬＴｎのそれぞれの極Ｐ２〜Ｐｎの角周波
数θＰ２〜θｐｎを第２〜第ｎの帯域周波数の中心周波
数ｆ２〜ｆｎに対応させることができる。

今、複数の周波数帯域における中心角周波数θｐｉ、　
Ｏｐ２・・・θｐｎを、互に隣接する角周波数の差が等
しくなるように、すなわち、次の（１）式０式％ を満足するように選定し、がっ、それぞれの極Ｐ１、Ｐ
２・・・・・・Ｐｎと中心とを結ぶ距離ｒｌｅｒ２・・
・ｒｎを次の（２）式 ％式％（２） で示されるようにすべて等しくして、各種Ｐｌ。

Ｐ２・・・・・・Ｐｎが同心円上に配置された状急にさ
せながら、複数の全域通過型デジタル・フィルタの群遅
延量がすべて同一になるように、複数の全域通過型デジ
タル・フィルタにおけるデジタル・フィルタ係数を設定
すると、群遅延量τｇは第７図中のτｇｔのように一定
の状態になり、Ｎ個の全域通過型デジタル・フィルタの
総合の群遅延特性は略々平坦な状態となされて全周波数
帯域について凹凸のない状態の群遅延特性が得られるの
である。

第４図示のような構成となされている全域通過型デジタ
ル・フィルタについて、前記したように全周波数帯域に
ついて凹凸のない状態の群遅延特性を得ることのできる
各パイクワッドフィルタ部ＦＬＴＩ〜ＦＬＴｎのフィル
タ係数の一例として。

ｎ＝１０の場合を示すと次のとおりである。

ＦＬＹ　　フィルタ係数 １、　　　ａ　１０＝０．２２７９７７７００８ａ　Ｌ
１＝　−０，９４３５０３６４８９ａ　１２＝１．００
００００００００ ｂ　１１　＝　０．９４３５０３６４８９ｂ　１２＝　
−０，２２７９７７７００８２、ａ　２０　＝０．２２
７９５４０６１５ａ　２１　＝　−０，８５３９２７０
２２９ａ　２２　＝　１．００００００００００ｂ　２
１　＝　０．８５３９２７０２２９ｂ　２２　＝　−０
，２２７９５４０６１５３、ａ　３０　＝０．２２８６
８４１６３０ａ　３１　＝　−０，６８５５２０７７４
５ａ　３２＝　１．００００００００００ｂ　３１　＝
　０．６８５５２０７７４５ｂ　３２＝　−０，２２８
５８４１６３０４、ａ４０　＝０．２３０９５００３７
４ａ　４１　＝　−０，４５２８４４４４８５ａ　４２
　＝　１．００００００００００ｂ　４１＝０．４５２
８４４４４８５ ｂ４２＝−０，２３０９５００３７４ ５、ａ５０＝ｏ、２３３２８７３１９９ａ　５１＝−〇
、１７２３０４９１７８ａ　５２＝＋１．００００００
００００ｂ　５１＝０．１７２３０４９１７６ ｂ　５２＝　−０，２３３２８７３１９９６、ａ　６０
＝０．２３５５６０２１２１６ａ　６１＝０．１２６５
０３６３３７ ａ　６２＝１．００００００００００ ｂ　６１！−０，１２６５０３６３３７ｂ　６２＝−０
，２３５５６０８２１６７、ａ　７０＝０．２３９９３
０２２９７ａ　７１＝０．４１８０４４５３４６ ａ　７２＝１．０ＯＯＯＯＯＯＱＯＯ ｂ　７１＝−０，４１８０４４５３４６ｂ　７２ｍ　−
０，２３９９３０２２９７１０、ａ　１０，０＝０．２
５６６０３２８２３ａ　１０，１＝０．９９９１３４２
７４０ａ　１０，２＝１．００００００００００ｂ　１
０，１＝−０，９９９１３４２７４０ｂ　１０，２＝−
０，２５６６０３２８２３第１２図に示されているよう
な具体的な構成として表わされるＦＩＲデジタル・フィ
ルタは良く知られているように、直線位相で周波数特性
（振幅）を可変制御することができる。ＦＩＲフィルタ
のデジタル・フィルタ係数８１〜ａｐは予めリードオン
リーメモリＲＯＭ中に格納されていて、前記した特性入
力部ＣＩＤにおける指定に応じて変更されるようになさ
れている。

本発明のオーディオ用振幅及び群遅延の調整装置におい
て、信号の振幅の調整と群遅延特性の切換えとは、デジ
タル・シグナル・プロセッサＤＳＰを実質上構成してい
るフィルタのプログラムを切換えたり、あるいはデジタ
ル・シグナル・プロ、セッサＤＳＰを実質上構成してい
るフィルタの係数ａ　１０＝　ｂ　ｎ２、ａｌ〜ａｐと
対応する係数データを切換えることによって行うことが
できるのであり、前記の群遅延特性の切換動作の制御と
振幅の切換動作の制御は中央演算処理袋ＷＣＰＵによっ
て行われるが、以下の記述では群遅延特性及び振幅の切
換えが、デジタル・シグナル・プロセッサＤＳＰを実質
上構成しているフィルタの係数ａｌｏ〜ｂｎ２、ａ１〜
ａｐに対応した係数データの切換え＆巨より行われる場
合を例に挙げて説明されている。

さて、前記した中央演算処理装置１ＩＣＰＵではリード
オンリーメモリＲＯＭ及びランダムアクセスメモリＲＡ
Ｍからの制御信号に基づき、プログラム及びまたは全フ
ィルタ係数データを送って前記した群遅延特性、振幅を
切換えるようにしたり、あるいは単−周波数帯域毎のフ
ィルタ係数データを送って前記した群遅延特性、振幅を
切換えて最終的には全周波数帯域について群遅延特性、
振幅の切換えるようにしたりできるが、前述の前者のよ
うな切換えのやり方はＦＩＲデジタル・フィルタ演算に
よりＦＩＲデジタル・フィルタを構成する場合に適し、
また、前述の後者のような切換えのやり方はＩＩＲデジ
タル・フィルタ演算によりＩＩＲデジタル・フィルタを
構成する場合に適している。

次に、前述の後者のような切換えのやり方により第６図
に示すフローチャートに従ってデジタル・シグナル・プ
ロセッサＤＳＰＱ２．ＤＳＰｒ２で行われるＩＩＲデジ
タル・フィルタ演算によりＩＩＲデジタル・フィルタを
構成する場合の動作について説明すると以下のとおりで
ある。まず、スタートで特性変更ルーチンが開始され、
帯域力ウンタエがセットされる（第６図ステップ１００
）、帯域（バンド）Ｉの設定値を読み（ステップ１０１
）、変更が行われているかどうかを判断しくステップ１
０２）、ＹＥＳならば、その特性係数を選択しくステッ
プ１０３）、係数設定部に書込み（ステップ１０４）、
ＮＯならば受信部ＲＤから出力されるサブコードを読取
り、必要に応じて送信部ＴＤに送り、かつ表示部ＤＰＡ
の表示器（第２図の（ｂ）中の符号ｄａ）にサンプリン
グ周数数ｆｓ、エンファシスの有無、フェーズロックド
ループＰＬＬの同期外れ等の情報の表示を行う（ステッ
プ１０６）。

そして、帯域力ウンタエをインクリメント（ステップ１
０７　）Ｌ、、バンド数がＮを越えていなければステッ
プ１０１にもどり、越えていればステップ１００にもど
る（ステップ１０７のＹＥＳ）。

このようにして各周波数帯域毎に設けられた単位フィル
タ毎にデジタル・フィルタの係数が書換えられるのであ
る。特性入力部ＣＩＤにおける特性可変用選択スイッチ
が選択されていない場合には、対応する単位フィルタＦ
ＬＴｉのデジタル・フィルタ係数が、ａｉｏ＝１．ａｉ
ｌ＝＝ｏ、ａｉ２＝ｏ。

ｂｉｌ”Ｏ，ｂｉ２＝ｏのように変更され、その単位フ
ィルタは入出力における群遅延量が等しいようなフィル
タ特性となされる。

それにより、１個のデジタル・シグナル・プロセッサＤ
ＳＰ（ＤＳＰＱ２．ＤＳＰｒ２のそれぞれのもの）の動
作によって構成されている複数の全域通過型デジタル・
フィルタにおける群遅延量は、各周波数帯内の群遅延量
にリップルの発生がなく。

隣接する周波数帯域における群遅延量に滑らかにつなが
るようなものとして演算できる。

さらに具体的に説明すると次のとおりである。

すなわち、中央演算処理袋ＭＣＰＵが例えばＲ５２３２
Ｃのシリアルフォーマットにより第１図のシリアル転送
部ＳＴＤを介してデジタル・シグナル・プロセッサＤＳ
ＰＱ２のシリアルコード入力端子Ｃからデジタル・フィ
ルタの係数データを送ると、そのデジタル・フィルタの
係数データは第３図中のシリアルコード・インターフェ
ースＳＣ工とパラメータ制御部ＰＣＤとを介して転送バ
ッファＴＢに送られる。

第９図の（ａ）は転送バッファＴＢのマツプを例示した
ものであって、この第９１！！！Ｉの（ａ）ではアドレ
ス０〜３の記憶部分にデジタル・フィルタの係数データ
ａｌｏが格納され、また、アドレス４〜７の記憶部分に
デジタル・フィルタの係数データａｌｌが格納されると
いうように、順次のアドレスで指定される記憶部分にデ
ジタル・フィルタの係数データが順次に格納され、アト
゛レス（４Ｘ（５ｎ−１））〜（４Ｘ（５ｎ−１）＋３
）で指定された記憶部分にはデジタル・フィルタの係数
データｂｎ２が格納されている例を示している。

また第９図の（ｂ）は係数ＲＡＭ（ＮＣ−ＲＡＭ）のマ
ツプを例示したものであって、この第９図の（ｂ）では
アドレスＯ〜１の記憶部分にデジタル・フィルタの係数
データａｌｏが格納され、また、アドレス２〜３の記憶
部分にデジタル・フィルタの係数データａｌｌが格納さ
れるというように、順次のアドレスで指定される記憶部
分にデジタル・フィルタの係数データが順次に格納され
、アドレス（２Ｘ（５ｎ−１））〜（２Ｘ（５ｎ−１）
＋１）で指定された記憶部分にはデジタル・フィルタの
係数データｂｎ２が格納されている例を示している。

前記した第９図の（ａ）に例示した転送バッファＴＢの
マツプと、第９図の（ｂ）に例示した係数ＲＡＭ（ＮＣ
−ＲＡＭ）のマツプとにおいて、同じデジタル・フィル
タの係数データが格納されるべき記憶部分のアドレスが
異なっているのは、各デジタル・フィルタの係数データ
が３２ビツト（８ビツト×４）である場合に、転送バッ
ファＴＢは１番地当り８ビツト、係数ＲＡＭ（ＮＣ−Ｒ
ＡＭ）は１番地当り１６ビツトの記憶容量のものが使用
されていたとした場合を例に挙げて図示したものだから
である。

前記したアドレスは第５図の（ｉ）に示されているよう
な４バイト命令セツトのシリアルデータの３番目で指定
し、また、前記したデジタル・フィルタの係数データは
第５図の（ｉ）に示されているような４バイト命令セツ
トのシリアルデータの４番目で指定する。

前記したデジタル・フィルタの係数データの語長が前述
の例のように３２ビツトの場合には、デジタル・フィル
タの係数データを８ビツトづつ４回に分けて送る。なお
、第５図の（ｉ）に示されているような４バイト命令セ
ツトのシリアルデータの第１番目のコード１と第２番目
のコード２とはチップイネーブル用のものであり、これ
はどのデジタル・シグナル・プロセッサＤＳＰを選択す
るのか等を区別するために用いら゛れる。

第５図の（ｈ）のＣＲＳバーはシリアルコードの転送開
始を知らせるスタート信号であり、このシリアルコード
の転送開始のスタート信号ＣＲＳバーはシリアルコード
の転送部ＳＴＤからシリアルコード・インターフェース
ＳＣＩの入力端子りに印加される。

前記したＩＩＲ演算を行う左チヤンネル用のデジタル・
シグナル・プロセッサＤＳＰＲ２のシリアル・コード・
インターフェースＳＣＩの出力端子ｄには、ＩＩＲ演算
を行う右チヤンネル用のデジタル・シグナル・プロセッ
サＤＳＰｒ２のシリアル・コード・インターフェースＳ
ＣＩの入力端子Ｃが接続されているから、ＩＩＲ演算を
行う右チヤンネル用のデジタル・シグナル・プロセッサ
ＤＳＰｒ２にもフィルタ係数データが送られる。

デジタル・シグナル・プロセッサＤＳＰμ２．ＤＳＰｒ
２の転送バッファＴＢに送られたデジタル・フィルタの
係数データは、それまでに既に送られているデジタル・
フィルタの係数データとともに。

外部同期信号によりトリガーされて係数ＲＡＭＣＮＣ−
ＲＡＭ）に単位フィルタ毎である５ワードづつ送られる
。そして、デジタル・フィルタの係数データを係数ＲＡ
Ｍ（ＮＣ−ＲＡＭ）に書込む第６図中のステップ１０４
の次に前記の同期信号がシリアル転送部ＳＴＤからコー
ド１．コード２の中に符号化された状態で供給される（
ステップ１０５）。

なお、前記したデジタル・シグナル・プロセッサＤＳＰ
Ｑ２．ＤＳＰｒ２のプログラム命令サイクルを決定する
クロック信号は、受信部ＲＤにおいて発生するサンプリ
ングパルスの周波数の１２８倍の周波数を有するクロッ
ク信号ｆｇ（第５図の（ｇ））が用いられ、そのクロッ
ク信号ｆｇはデジタル・シグナル・プロセッサＤＳＰｉ
１２．ＤＳＰｒ２のクロック入力端子ｆに供給される。

第１図中のＳＣＧはシリアル転送部ＳＴＤの転送速度に
対応した周波数のクロック信号を発生するクロック信号
の発生回路であり、前記したクロック信号の発生回路Ｓ
ＣＧで発生されたクロック信号はデジタル・シグナル・
プロセッサＤＳＰのシリアルコード・インターフェース
ＳＣＩのシリアルコードタイミング信号の入力端子ｅに
供給される。

さて第１図示のオーディオ用振幅及び群遅延の調整装！
（システム）のタイミングチャートを示す第５図におい
て、デジタル・シグナル・プロセッサＤＳＰＱ２は時刻
ｔ１でデジタル・フィルタの係数データを取込むと同時
に、それ以前のデジタル・フィルタの係数データの演算
結果を出力し、デジタル・シグナル・プロセッサＤＳＰ
ｒ２からの出力とともに第１図中のマルチプレクサＭＰ
Ｘで左右２チャンネルの時分割信号（第５図の（ａ）の
形式）とされた後に、送信部ＴＤにおいてオーディオデ
ータ変調機能と、送信機能を有する送信部ＴＤにおいて
デジタルオーディオインターフェースフォーマットに変
換されてから出力端子２に送出される。

なお、入力端子１からデジタルオーディオインターフェ
ースフォーマットで伝送されてきたデジタルデータは、
受信部ＲＤでＮＲＺに復調されたシリアルデジタルオー
ディオデータ（第５図の（ａ））とされて、ＦＩＲ演算
動作を行うデジタル・シグナル・プロセッサＤＳＰＪＩ
Ｉ、ＤＳＰｒｌの各入力端子ａに印加され、また、前記
した受信部ＲＤにおいてはチャンネル識別信号ＬＲＣＫ
、ＷＣＫ等のタイミング信号を復調して、それを各デジ
タル・ジグｆ）Ｌｌ−プロセｙ４ｔＤ　Ｓ　Ｐ　Ｑ　１
〜Ｄ　Ｓ　Ｐ　（１２，ＤＳＰｒｌ〜ＤＳＰｒ２と送信
部ＴＤとに供給することにより、前記の各構成部分が相
互に同期して動作できるようにする。

ＦＩＲ演算動作を行うデジタル・シグナル・プロセッサ
ＤＳＰＱＩ、ＤＳＰｒ１においても、前述のＩＩＲ演算
を行うデジタル・シグナル・プロセッサＤＳＰｊｉ２．
ＤＳＰｒ２の場合と同様に、ＦＩＲ演算動作を行う左チ
ヤンネル用のデジタル・シグナル・プロセッサＤＳＰｆ
ｌｌのシリアル・コード・インターフェースＳＣＩの出
力端子ｄには、ＦＩＲ演算動作を行う右チヤンネル用の
デジタル・シグナル・プロセッサＤＳＰｒｌのシリアル
・コード・インターフェースＳＣＩの入力端子Ｃが接続
されているから、ＦＩＲ演算を行う右チヤンネル用のデ
ジタル・シグナル・プロセッサＤＳＰｒｌにもフィルタ
係数データが送られるのである。

第１０図はマルチプレクサＭＰＸと送信部ＴＤとの具体
的な構成例を示したものであり、マルチプレクサＭＰＸ
における切換スイッチｓｗｎ、ｓＷｒがチャンネル識別
信号ＬＲＣＫによって順次交互にオン、オフすることに
よって左チャンネルの信号と右チャンネルの信号とは時
間軸上に順次交互に送信部ＴＤに供給される０図中のＩ
ＮＶはインバータである。

これまでの実施例の記述では、全域通過型デジタルフィ
ルタとして、第４図示のように同一構成のｎ個のパイク
ワッドフィルタ部を縦続接続した構成のものが使用され
るとして説明したが、本発明の実施に当っては、全域通
過型デジタルフィルタとして、同一構成のｎ個のパイク
ワッドフィルタ部を並列接続した構成のものが使用され
てもよく、前記のように同一構成のｎ個のパイクワッド
フィルタ部を並列接続した構成のものとする場合には、
オーバーフローに注意してデジタル・フィルタ係数デー
タのスケーリングを行なえば全域通過型デジタルフィル
タが実現できる。

また、これまでの実施例の記述では２次のＩＩＲを単位
フィルタとして構成した全域通過型デジタルフィルタを
例に挙げて説明したが、それに限らず、１次のＩＩＲを
単位フィルタとして構成した全域通過型デジタルフィル
タが用いられてもよいし、また、１次のＩＩＲと２次の
ＩＩＲとを単位フィルタとする混合構成のものとするな
ど、帯域幅や周波数によって全域通過型デジタルフィル
タの構成態様を変形して使用できることはいうまでもな
い。

なお、使用されるべきデジタル・シグナル・プロセッサ
ＤＳＰとしても、既述したような構成態様のものに限ら
れるものではなく、要するにデジタル・シグナル・プロ
セッサＤＳＰはプログラマブルなデジタル信号演算手段
の一実施態様に過ぎないのである。また、これまでの実
施例においてはデジタル信号入力及びデジタル信号出力
のシステムについて説明したが、本発明の実施はそのよ
うなシステム形態のものに限定されるものではなく、例
えば入力側にＡＤコンバータ、出力側にＤＡコンバータ
を用いて、アナログ信号入力及びアナログ信号出力とし
たシステムについても本発明が適用できることは勿論で
ある。

第１１図は第６図を参照して既述した群遅延特性の切換
態様とは異なる群遅延特性の切換態様で群遅延特性の切
換えを行うようにする場合のフローチャートであり１次
に、第１１図に示されているフローチャートを参照して
、中央演算処理装置ＣＰＵの制御の下に行われる切換動
作について説明する。まず、スタートで特性変更ルーチ
ンが開始され、帯域力ウンタエがセットされる（第１１
図ステップ２００）、帯域（バンド）■の設定値を読み
（ステップ２０１）、帯域力ウンタエをインクリメント
しくステップ２０２）、帯域力ウンタエの値がＮを越え
ていなければステップ２０３のＮＯのようにステップ２
０１へ戻り、帯域（バンド）■の設定値を読み、帯域カ
ウンタエの値がＮを越えたら（ステップ２０３のＹＥＳ
）、変更が行われているかどうかを判断しくステップ２
０４）、ＹＥＳならば出力データを徐々にレベルダウン
するようなフィルタ係数ａ　ｎｏ、　ａ　ｎｌ、　ａ　
ｎ２を第４図中の最終段フィルタＦＬＴｎに数十回送る
。前記のフィルタ係数は既定値に一定の減衰比（例えば
０．９）を次々に乗じて得る。

次に、前記の変更に対して最適な特性プログラムが選択
され（ステップ２０６）てデジタル・シグナル・プロセ
ッサＤＳＰに送られ（ステップ２０７）係数切換えがス
タートされ（ステップ２０８）％出力データを徐々にレ
ベルアップするようなフィルタ係数ａ　ｎｏ、　ａ　ｎ
ｌ、　ａ　ｎ２、すなわち、既定値に一定の減衰比（例
えば０．９）を次々に乗じて得たフィルタ係数を第４図
中の最終段フィルタＦＬＴｎに数十同次々に送る（ステ
ップ２０９）、そして、フェードインが完了し既設定値
に復帰するとステップ２００に戻る。

特性変更が無い場合（ステップ２０４のＮｏ）は。

第６図に示されているフローチャートにおけるステップ
１０６の場合と同様な表示を行って（ステップ２１０）
ステップ２００に戻る。

振幅の調整時にフェードイン、フェードアウト動作が行
われる場合には、切換えノイズが発生し難い利点がある
。また、全域通過フィルタの一部を７ツテネータとして
使用することにより、アッテネータのための演算ステッ
プが省略できるので高速化が実現できるという利点が得
られる。

本発明のオーディオ用振幅及び群遅延の調整装置の一実
施例を示す第１図においては、振幅の調整を行わせるた
めの構成部分ＦＩＲＪ、すなわち。

ＦＩＲ演算を行ってＦＩＲフィルタを構成するように動
作するデジタル・シグナル・プロセッサＤＳＰｎｌと、
群遅延量の調整を行わせるための構成部分Ｉ　ＩＲｎ、
すなわち、ＩＩＲ演算を行ってＩＩＲフィルタを構成す
るように動作するデジタル・シグナル・プロセッサＤＳ
Ｐ嚢２とが縦続接続されており、また、振幅の調整を行
わせるための構成部分ＦＩＲｊｌ、すなわち、ＦＩＲ演
算を行ってＦＩＲフィルタを構成するように動作するデ
ジタル・シグナル・プロセッサＤＳＰｒｌと、群遅延量
の調整を行わせるための構成部分ＩＩＲｒ。

すなわち、ＩＩＲ演算を行ってＩＩＲフィルタを構成す
るように動作するデジタル・シグナル・プロセッサＤＳ
Ｐｒ２とが縦続接続されていて、振幅の調整と位相（群
遅延量）の調整とが全く別な構成部分で行われるように
制御されているので、少ないフィルタ係数により自由な
組合わせで振幅と群遅延量との調整ができるという利点
が得られるのであり、また、前記のように振幅の調整を
行わせるためにＦＩＲフィルタを用い、他方、群遅延量
の調整を行わせるためにＩＩＲフィルタを用いることに
より１例えばＩＩＲフィルタだけによって振幅と群遅延
量との双方の調整を行わせるようにした場合に生じる特
性変化の自由度の制限の問題も起こらないのである。

なお、第１図に示されている実施例においては、振幅の
調整を行わせるための構成部分ＦＩＲに群遅延量の調整
を行わせるための構成部分ＩＩＲを後続させである構成
としているいるが１本発明の実施に当っては１群遅延量
の調整を行わせるための構成部分ＩＩＲに振幅の調整を
行わせるための構成部分ＦＩＲを後続させるようにして
オーディオ用振幅及び群遅延の調整装置が構成されても
よいことは勿論である。

（発明の効果） 以上、詳細に説明したところから明らかなように、本発
明のオーディオ用振幅及び群遅延の調整装置は、所望の
周波数特性と所望の群遅延特性とを指定する特性入力部
と、前記した特性入力部で指定された周波数特性情報に
応じたＦＩＲデジタル・フィルタ演算と前記した特性入
力部で指定された群遅延情報に応じた全域通過型デジタ
ル・フィルタ演算とを行うデジタル・フィルタ演算手段
と、前記した特性入力部で指定された周波数特性情報と
群遅延情報とに応じて、それぞれ独立にフィルタ係数を
与えて前記したＦＩＲデジタル・フィルタと前記した全
域通過型デジタル・フィルタとを縦続的に操作する制御
手段とを備えてなるオーディオ用振幅及び群遅延の調整
装置であって、本発明のオーディオ用振幅及び群遅延の
調整装置では振幅を可変に調整するためのＦＩＲフィル
タと群遅延量を可変に調整するための全域通過型デジタ
ル・フィルタとが縦続接続されている構成となされてい
て、振幅の調整にはＦＩＲフィルタの構成のためのプロ
グラム及びまたはフィルタ係数データの書換えを行い、
また、群遅延量の調整には全域通過型デジタル・フィル
タの構成のためのプログラム及びまたはフィルタ係数デ
ータの書換えを行うようにしているので、簡単な構成の
装置によって、信号の振幅と群遅換量とを各独立に可変
制御することができ、さらに、全域通過型デジタル・フ
ィルタにおけるデジタル・フィルタ係数を設定して、複
数の全域通過型デジタル・フィルタの総合の群遅延特性
が略々平坦な状態になされて全周波数帯域について凹凸
のない状態の群遅延特性が得られるようにしておき、特
性入力部における特性可変用選択スイッチが選択されて
いない場合には、対応する単位フィルタＦＬＴｉのデジ
タル・フィルタ係数が、 ａｉｏ＝１．ａｉｌ＝ｏ、ａｉ２＝ｏ、ｂｉｔ＝ｏ。

ｂｉ２＝ｏ　　　　のように変更されて、その単位フィ
ルタは入出力における群遅延量が等しいようなフィルタ
特性となされるようにすることにより、全域通過型デジ
タル・フィルタにおける群遅延量は、各周波数寄内の群
遅延量にリップルの発生がなく、隣接する周波数帯域に
おける群遅延量に滑らかにつながるようなものとして演
算できるために１群遅延特性を等リップル近似で設計し
たものを、すべて書換える場合に生じていたリップルが
生ぜず、また、隣接する周波数帯域間のつながりの状態
も滑らかとなり、したがって音像の定位感を自然なもの
にすることが容易であるなどの諸利点が得られる。

【図面の簡単な説明】

第１図は本発明のオーディオ用振幅及び群遅延の調整装
置の一実施例のブロック図、第２図は特性入力部及び表
示部の正面図、第９図はデジタル・シグナル・プロセッ
サＤＳＰの一例構成を示すブロック図、第４図及び第１
２図はデジタル・シグナル・プロセッサＤＳＰの動作に
よって得られるべきフィルタの構成を示すブロック図、
第５図は本発明のオーディオ用静遅延調整装置の動作説
明装［（ＣＰ　Ｕ）の動作説明用のフローチャート、第
７図は全域通過型デジタルフィルタの特性を説明するた
めの図、第８図は全域通過型デジタルフィルタの極と零
（ミラー）とを説明するための２平面図、第９図は係数
設定部と係数メモリにおける°メモリマツプの一例図、
第１０図はマルチプレクサと送信部との具体的構成を示
すブロック図である。 １・・・デジタル信号の入力端子、２・・・出力端子、
３・・・入力端子、４・・・単位遅延演算子、５・・・
乗算回路、６・・・加算回路、７・・・出力端子、ＲＤ
・・・受信部、ＰＬＬ・・・フェーズ・ロックド・ルー
プ、ＤＳＰΩ１゜ＤＳＰＱ２．ＤＳＰｒｌ、ＤＳＰｒ２
・”デジタル・シグナル・プロセッサ、ＣＩＤ・・・特
性入力部、ＤＰＡ・・・表示部、ＣＰＵ・・・中央演算
処理装置、ＲＯＭ・・・リードオンリーメモリ、ＲＡＭ
・・・ランダムア′クセスメモリ、ＳＴＤ・・・シリア
ルコードの転送部。 ＳＣＧ・・・クロック信号の発生回路、ＭＰＸ・・・マ
ルチプレクサ、ＴＤ・・・送信部、ＳＤＩ・・・シリア
ル・データの入力回路、ＩＢ・・・入力バッファ、ＮＣ
−ＲＡＭ・・・係数ＲＡＭ％ＴＢ・・・転送バッファ、
ＰＣＤ　−−−／＜ラメータ制御部、Ｐ−ＲＡＭ・・・
プログラムＲＡＭ、ＳＤＯ・・・シリアルデータの出力
回路、ＳＣＩ・・・シリアルコード・インターフェース
、Ｄ−ＲＡＭ・・・データＲＡＭ％ＦＮ−ＲＯＭ・・・
定数のメモリ用ＲＯＭ、ＭＵＬ・・・乗算［％、ＡＣＣ
・・・アキュムレータ、ＲＥＧ・・・シフタ付レジスタ
、ＯＢ・・・出力バッファ＋　ＢＣＬＫ・・・データク
ロック信号。 ＬＲＣＫ・・・チャンネル識別信号、ＦＬＴＩ〜ＦＬＴ
ｎ・・・同一構成のｎ個のパイクワッドフィルタ部、特
許出願人　　日本ビクター株式台社 手続有ｎ正書（自発） ２０発明の名称 オーディオ用振幅及び群遅延の調整装置３、補正をする
者 事件との関係　　　　特　許　出願人 性　所　神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２）　　日本ビクター株式会社７、補正の内
容　　　　　　　　　　　　　　°′添付図面（第３図
）を別紙のように補正する。 手続補正書（自制 昭和６２年５月９日 ４、代理人 ５、補正命令の日付　　（自発） ６、補正の対象　（１）明細書の発明の詳細な説明（２
）添付図面（第１図） （３）明細書末尾の特許出願人の記名欄正する。

Claims (1)

【特許請求の範囲】
1. 所望の周波数特性と所望の群遅延特性とを指定する特性
   入力部と、前記した特性入力部で指定された周波数特性
   情報に応じたＦＩＲデジタル・フィルタ演算と前記した
   特性入力部で指定された群遅延情報に応じた全域通過型
   デジタル・フィルタ演算とを行うデジタル・フィルタ演
   算手段と、前記した特性入力部で指定された周波数特性
   情報と群遅延情報とに応じて、それぞれ独立にフィルタ
   係数を与えて前記したＦＩＲデジタル・フィルタと前記
   した全域通過型デジタル・フィルタとを縦続的に操作す
   る制御手段とを備えてなるオーディオ用振幅及び群遅延
   の調整装置