JPH0328896A - オーディオ信号データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば、特開昭６４−７２６１５号公報
に示されている。このようなオーディオ信号データ処理
装置においては、チューナ等のオーディオ信号源から出
力されたオーディオ信号をディジタル処理することによ
り音場制御を施すＤＳＰ　（ディジタル信号処理プロセ
ッサ）が設けられている。ＤＳＰは四則演算等の演算処
理を高速で繰り返し行なうことができるようになってい
る。

かかるオーディオ信号データ処理装置においては、通常
、アナログオーディオ信号をディジタルオーディオ信号
データに変換してＤＳＰに人力させるためにＡ／Ｄ変換
器が設けられている。しかしながら、従来、Ａ／Ｄ変換
器の出力データが入力オーディオ信号を基準値に対して
変換したデータとなるようにＡ／Ｄ変換器のオフセット
調整を十分にする必要があるという問題点があった。

発明の概要 そこで、本発明の目的は、Ａ／Ｄ変換器のオフセット調
整を十分にしなくて良いようにしたオーディオ信号デー
タ処理装置を提供することである。

本発明のオーディオ信号データ処理装置は、オーディオ
信号データを順次供給する人力手段と、オーディオ信号
データをデータメモリへ書き込みかつ読み出すデータメ
モリ制御手段と、データメモリからオーディオ信号デー
タを順次読み出して遅延用メモリに書き込んだ後順次読
み出してデータメモリに書き込む遅延手段と、データメ
モリに書き込まれたオーディオ信号データのサンプルデ
ータ毎に所定係数データを乗算しかつ累算する演算手段
と、該演算手段の演算結果に応じてオーディオ信号デー
タを出力する出力手段とからなり、演算手段が所定のサ
ンプルデータについてハイバスフィルタ特性を構成する
演算をなすことを特徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、アナログオーディオ信号がＡ
／Ｄ変換器１を介してＤＳＰ２内の入出力インターフェ
ース３に供給される。入出力インターフェース３には第
１データバス４が接続されている。第１データバス４に
はオーディオ信号データを記憶するデータメモリとして
２つの信号データＲＡＭ５．６が接続されている。また
、データバス４にはバッファメモリ７が接続されており
、バッファメモリ７の出力は乗算器８の一方の入力に接
続されている。乗算器８の他方の入力には係数データを
保持するためのバッファメモリ９が接続され、バッファ
メモリ９には更に複数の係数データを記憶する係数デー
タＲＡＭＩＯが接続されている。ＡＬＵ　（演算器）１
１は乗算器８の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器８の計算出力が供給
される。他方の入力にはＡＬＵＩ　１の計算出力を保持
するアキュームレータ１２の出力が供給される。またア
キュームレータ１２の出力はデータバス４に接続されて
いる。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲＡＭ５の指定アドレス
へのデータ書き込み及び指定アドレスからデータの読み
出しを制御する制御信号を発生する。信号データＲＡＭ
６にはメモリ制御回路３１と同様のメモリ制御回路３２
が切替回路３３を介して接続されている。切替回路３３
はメモリ制御回路３１からの制御信号によってＲＡＭ６
の指定アドレスへのデータ書き込み及び指定アドレスか
らデータの読み出しが行なわれるように切り替える。ま
た、ＲＡＭＩＯにはメモリ制御回路３１と同様のメモリ
制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。具体的には第２図に
示すようにＲＡＭ６と第１データバス４との間には３ス
テートバッファ３９ａ，　　３つｂが設けられ、また、
ＲＡＭ６と第２データバス１４との間には３ステートバ
ッファ４０ａ，　４０ｂが設けられている。ステートバ
ッファ３９ａ，３９ｂ，４０ａ，４０ｂは後述のシーケ
ンスコントローラｌ８からの命令信号に応じて個別にオ
ンとなる。すなわち、第１データバス４からの信号デー
タをＲＡＭ６に書き込む場合にはステートバッファ３９
ａがオンとなり、ＲＡＭ６から第１データバス４に信号
データを読み出す場合にはステートバッファ３９ｂがオ
ンとなる。同様に第２データバス１４からの信号データ
をＲＡＭ６に書き込む場合にはステートバッフ７４０ａ
がオンとなり、ＲＡＭ６から第２データバス１４に信号
データを読み出す場合にはステートバッファ４０ｂがオ
ンとなる。このように命令信号に応じてオンとなるステ
ートバッファは３９ａ，３９ｂ，４０ａ，４０ｂのうち
の常にいずれか１である。

データバス１４には外部ＲＡＭ１５とのデータ転送用の
インターフェース１６が接続されている。

外部ＲＡＭ１５はオーディオ信号データの遅延信号デー
タを作戊するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。ＲＡＭ１５の書き込み及び読み出しア
ドレスを指定するためにメモリ制御回路３５が設けられ
、メモリ制御回路３５には遅延時間データＲＡＭＩ　７
が接続されている。ＲＡＭ１７における遅延時間データ
の書き込み及び読み出しはメモリ制御回路３８によって
制御される。

インターフェース３，１６、乗算器８、バッファメモリ
７，９、ＡＬＵＩＩ、アキュームレータ１２、メモリ制
御回路３１，３２．３４，３５．３８及び切替回路３３
の動作はシーケンスコントローラ１８によって制御され
る。シーケンスコントローラｌ８にはプログラムＲＡＭ
１９が接続されており、プログラムＲＡＭ１９に書き込
まれたプログラムに従って動作する。プログラムＲＡＭ
１９にはプログラムカウンタ２０が接続され、プログラ
ムカウンタ２０の計数値が加算される毎にその新たな計
数値に対応するステップの命令コードがプログラムＲＡ
Ｍ１９から読み出されてシーケンスコントローラ１８に
供給される。また、シーケンスコントローラ１８には後
述のマイクロコンピュータ２４からの指令を複数保持す
るレジスタ２１が接続されている。

プログラムＲＡＭＩ９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送バッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭＩ
Ｏに記憶させるために一時的に保持する。転送バッファ
２７はマイクロコンピュータ２４から供給される遅延時
間データをＲＡＭ１７に記憶させるために一時的に保持
する。

マイクロコンピュータ２４はマイクロブロセッサ、ＲＡ
Ｍ，ＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ２４のＲＯＭにはマイクロコンピュータ２４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコント
ローラ１８が処理する複数のシーケンス制御プログラム
、ＲＡＭＩＯに供給する複数の係数データ群、ＲＡＭ１
７に供給する読み出しアドレス設定用の複数の遅延時間
データ群が予め書き込まれている。

ＤＳＰ２内にはクロックジエネレータ２８が設けられて
おり、クロックジエネレータ２８からクロックパルスが
シーケンスコントローラ１８やブログラムカウンタ２０
に供給される。またクロックジエネレータ２８から発生
されるクロックバルスはＡ／Ｄ変換器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオーディオ信
号データはミュートスイッチ回路３０に供給される。ミ
ュートスイッチ回路３０のオン時にはオーディオ信号デ
ータは更にディジタルフィルタ３６を介してＤ／Ａ変換
器３７に供給される。

ミュートスイッチ回路３０のオンオフはシーケンスコン
トローラ１８から出力される命令信号によって制御され
るようになっている。

かかる構成において、上記したミュートスイッチ回路３
０のオンオフ等の命令信号の他に、シーケンスコントロ
ーラ１８は転送ハッファ２６に保持された係数データ群
をＲＡＭＩＯに転送する命令信号、転送バッファ２７に
保持されたアドレスデータ群をＲＡＭ１７に転送する命
令信号、インターフェース３からのオーディオ信号デー
タの信号データＲＡＭ５．６の指定アドレスへの転送命
令信号、信号データＲＡＭ５．６の指定アドレスから信
号データを読み出してバッファメモリ７へ転送する命令
信号、ＲＡＭＩＯの指定アドレスから係数データを読み
出してバッファメモリ９へ転送する命令信号、ＡＬＵＩ
Ｉの各種演算動作命令信号、アキュームレータ１２に保
持された信号データの信号データＲＡＭ５．６の指定ア
ドレス又はバッファメモリ７への転送命令信号、信号デ
ータＲＡＭ６の指定アドレスから外部ＲＡＭ１５の書き
込み指定アドレスへの転送命令信号、外部ＲＡＭ１５の
遅延指定アドレスから信号データＲＡＭ６の指定アドレ
スへの転送命令信号、ＲＡＭ５．６及び外部ＲＡＭ１５
を初期化するためのリセット命令信号等の命令信号を発
生する。これらの命令信号はマイクロコンピュータ２４
からの指令又はプログラムＲＡＭ１９に記憶されたプロ
グラムに従って適切なタイミングで発生される。なお、
マイクロコンピュータ２４からの指令は指令レジスタ２
１に保持されるので、シーケンスコントローラ１８はプ
ログラムに従った動作中に指令レジスタ２１の内容を監
視して割り込み動作によりマイクロコンピュータ２４か
らの指令に対する命令信号の発生を行なう。指令レジス
タ２１に保持された指令はそれに対応する命令信号が発
生されると例えば、シーケンスコントローラ１８によっ
てキャンセルされる。

キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ４１）。現在の音場
モードと異なる音場モードの指定の場合には直ちにミュ
ートスイッチ回路３０をオフにせしめてミュート状態と
するためにミュート指令をシーケンスコントローラ１８
に対して発生し（ステップ４２）、操作されたキーに対
応するシーケンス制御プログラム、係数データ群α１，
α２・・・・・・α。及び遅延時間データ群ｔｌ＋ｔ２
・・・・・・ｔｎをＲＯＭから読み出して転送する（ス
テップ４３〜４５）。シーケンス制御プログラムはイン
ターフェース２３、そしてメインバス２２を介してＲＡ
Ｍ１９に転送されて図示しないプログラムメモリ制御回
路によって書き込まれる。係数データ群はインターフェ
ース２３、そしてメインバス２２を介して転送バッファ
２６に転送される。遅延時間データ群はインターフェー
ス２３、そしてメインバス２２を介して転送バッファ２
７に転送される。このように係数データ及び遅延時間デ
ータを転送バッファ２６、２７に転送すると、マイクロ
コンピュータ２４はシーケンスコントローラ１８に対し
てデータ切替指令を発生し（ステップ４６）、更に初期
化指令を発生する（ステップ４７）。シーケンスコント
ローラ１８はデータ切替指令に応じてメモリ制御回路３
４．３８に対して所定の命令信号を発生して転送バッフ
ァ２６に転送された係数データ群をＲＡＭ１０の所定域
に書き込ませ、また転送バッファ２７に転送された遅延
時間データ群をＲＡＭ１７の所定域に書き込ませる。ま
た、シーケンスコントローラ１８は初期化指令に応じて
上記したリセット命令信号をメモリ制御回路３１，３２
．３５に対して発生するので、メモリ制御回路３１．　
　３２．３５によって信号データＲＡＭ５．６及び外部
ＲＡＭ１５の全ての記憶域に“０″が書き込まれる。

ステップ４７の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップ４８）。すなわち、ミュートスイッチ回路３
０は現在の音場モードを他の音場モードに切替えるため
にＲＡＭＩＯ，１７及び１つ内のデータやプログラムを
変更する期間だけオフとなるのである。これはデータや
プログラムの変更により生ずる雑音信号が出力されるこ
とを防止するためである。

なお、マイクロコンピュータ２４が初期化指令を発生し
ないで、データ切替指令に応じてシーケンスコントロー
ラ１８がＲＡＭＩＯ，１７へのデータ転送の命令信号を
発生した後、それに続けてリセット命令信号を発生する
ようにしても良い。

次に、ＤＳＰ２内における信号データ処理動作について
説明する。Ａ／Ｄ変換器１に入力されるオーディオ信号
はクロックジェネレータ２８からのクロックパルスに同
期したサンプリング周期毎に１のサンプルデータとして
のオーディオ信号データ群ｄｌ，ｄ２・・・・・・ｄｎ
に変換され、そのオーディオ信号データ群はインターフ
ェース３を介して第１データバス４に供給される。デー
タバス４に供給された信号データ群はＲＡＭ５又は６に
供給されて記憶される。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部Ｒ
ＡＭＩ　５の書き込みアドレスで指定され記憶位置に書
き込まれる。この書き込みアドレスはメモリ制御回路３
５によって制御され外部ＲＡＭｌ５の記憶位置数に対応
した数のアドレスを所定の順番で転送信号データ毎に変
化される。外部ＲＡＭ１５において読み出しアドレスで
指定される記憶位置の信号データが読み出されてインタ
ーフェース１６内の入力レジスタ（図示せず）に転送さ
れる。読み出しアドレスは、ＲＡＭ１７に記憶された遅
延時間データがメモリ制御回路３８によって読み出され
てメモリ制御回路３５に供給されるので、メモリ制御回
路３５において供給される遅延時間データに応じて書き
込みアドレスを基準に設定される。すなわち、遅延時間
データにより１つの信号データのＲＡＭ１５への書き込
みタイミングとその読み出しタイミングとの間が遅延時
間となるのである。インターフェース１６内の入力レジ
スタに転送保持された信号データはデータバス１４によ
って信号データＲＡＭ６に転送される。この外部ＲＡＭ
１５との転送動作により音場制御用の遅延オーディオ信
号データが作成されるのである。

一方、ＲＡＭＩＯから読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シーケンスコント
ローラ１８によってタイミングが適切にとられることに
より、バッファメモリ７にはＲＡＭ５．６又はアキュー
ムレータ１２から信号データが転送され、乗算器８はバ
ッファメモリ７に保持された信号データとバッファメモ
リ９に保持された係数データとを乗算する。例えば、信
号データ群ｄｌ，ｄ２・・・・・・ｄｎと係数データ群
α７，α２・・・・・・αｎとを積和演算する場合には
、先ず、バッファメモリ７にｄ１が保持出力され、バッ
ファメモリ９にα１が保持出力され、乗算器８において
α！　・ｄｉが演算され、このα１　●ｄ１にＡＬＵＩ
　１において０を加算し、その演算結果がアキュームレ
ータ１２において保持される。次いで、バッファメモリ
７にｄ２が保持出力され、バッファメモリ９にα２が保
持出力され、乗算器８においてα２・ｄ２が演算される
と、アキュームレータ１２からα１　◆ｄ１が出力され
てＡＬＵ１１においてα１　・ｄ．＋α２　・ｄ２が演
算される。これを繰り返すことよりΣαε・ｄｔが算出
イ一ｌ される。

上記した処理動作と同一の動作を行なう等価回路を示す
と、第４図の初期反射音処理部のように構成される。こ
の第４図においてディジタル遅延回路６１、６２が左右
チャンネルの遅延オーディオ信号データを作成する動作
をし、複数の乗算器からなる乗算回路６３．６４が信号
データ及び遅延オーディオば号データに係数を乗算し、
加算器６５．６６が乗算結果を累算する。

第５図に示すように右チャンネルのグラフィックイコラ
イザ（Ｇ．Ｅ．Ｑ）処理、右チャンネルのハイバスフィ
ルタ（Ｈ，　　Ｐ．　　Ｆ）処理、左チャンネルの音場
制御（Ｓ．　　Ｆ．　　Ｃ）処理、左チャンネルのグラ
フィックイコライザ処理、左チャンネルのハイバスフィ
ルタ処理、そして右チャンネルの音場制御処理の順序で
処理が繰り返し行なわれる。この６つの処理は第１デー
タバス４を用いた処理である。一方、上記した遅延オー
ディオ信号データの作成処理はこれらグラフィックイコ
ライザ処理、ハイパスフィルタ処理及び音場制御処理と
並行して行なわれる。すなわち、第５図に示すように右
チャンネルのグラフィックイコライザ処理及びハイバス
フィルタ処理並びに左チャンネルの音場制御処理中には
第２データパスにより外部ＲＡＭＩ５から信号データＲ
ＡＭ６へ右チャンネルの音場制御処理用の遅延オーディ
オ信号データの転送処理が行なわれ、また左チャンネル
のグラフィックイコライザ処理及びハイバスフィルタ処
理並びに右チャンネルの音場制御処理中には第２データ
パスにより外部ＲＡＭ１５から信号データＲＡＭ６へ左
チャンネルの音場制御処理用の遅延オーディオ信号デー
タの転送処理が行なわれる。

なお、かかる転送処理と音場制御処理とが組み合わさっ
て上記した初期反射音処理となる。

グラフィックイコライザ処理の場合にはＲＡＭ１０にグ
ラフィックイコライザ用に予めキー操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。周波数帯域毎の演算に際しＲＡ
ＭＩＯから係数データが順次読み出されてバッフ７メモ
リ９に転送される。一方、メモリ制御回路３１によって
ＲＡＭ５の読出しアドレスが実行ステップ毎に指定され
、その指定アドレスから信号データが読み出されてデー
タバス４を介してバッファメモリ７に転送される。

例えば、グラフィックイコライザの１周波数帯域分の動
作を述べると次のようになる。先ず、第１ステップにお
いてＲＡＭ５の１２口番地から信号データｄ＋２を読み
出し、読み出された信号データｄｌ２と設定された係数
データα２とをバッファメモリ７．９に転送することに
より乗算器８にて乗算させる。その乗算結果α２　・ｄ
ｌ２には第１ステップより２ステップ後の第３ステップ
においてＡＬＵＩ　１によって０が加算されてその加算
結果がアキュームレータ１２に保持される。

第２ステップにおいてはＲＡＭ５の１１＋番地から信号
データｄｌｌを読み出し、読み出された信号データｄｉ
と設定された係数データα１とを乗算器８にて乗算させ
る。その乗算結果α１　・ｄｌｌには第４ステップにお
いてＡＬＵＩＩによってアキュームレータ１２の保持値
（第３ステップの加算結果）が加算されてその加算結果
がアキュームレータ１２に保持される。次いで、第３ス
テップにおいては３ステップ前のアキュームレータ１２
の保持値（１周波数帯域の最終演算値）ＥＱｒ＋＋をＲ
ＡＭ５の１０日番地及びバッフ７メモリ７に転送して係
数データα０と乗算器８にて乗算させる。

その乗算結果αｏ”ＥＱｎヨには第５ステップにおいて
ＡＬＵＩＩによってアキュームレータ１２の保持値（第
４ステップの加算結果）が加算されてその加算結果がア
キュームレータ１２に保持される。

第４ステップにおいてはＲＡＭ５の１４Ｈ番地から信号
データｄＩ４を読み出し、読み出された信号データｄＩ
４と設定された係数データβ２とを乗算器８にて乗算さ
せる。その乗算結果β２・ｄＩ４には第６ステップにお
いてＡＬＵＩＩによってアキュームレータ１２の保持値
（第５ステップの加算結果）が加算されてその加算結果
がアキュームレータ１２に保持される。そして第５ステ
ップにおいてはＲＡＭ５の１３Ｈ番地から信号データｄ
１３を読み出し、読み出された信号データｄｌ３と設定
された係数データβ１とを乗算器８にて乗算させる。そ
の乗算結果β１　・ｄｌ３には第７ステップにおいてＡ
ＬＵＩ　１によってアキュームレータ１２の保持値（第
６ステップの加算結果）が加算されてその加算結果がア
キュームレータ１２に保持される。このようにしてグラ
フィックイコライザの１周波数帯域分のオーディオ信号
データが得られ、設定された周波数帯域分だけ上記と同
様の動作が行なわれる。なお、図示していないが、乗算
器８の出力段にはシックが設けられており、乗算器８の
乗算結果が適切なタイミングをもってＡＬＵｌｌに供給
されるようになっている。

上記したグラフィックイコライザ処理動作と同一の動作
を行なう等価回路を示すと、第４図のイコライザ処理部
のように構成される。このイコライザ処理部は初期反射
音処理部の後段に位置し、７つの周波数帯域分の回路を
直列に接続している。

１周波数帯域では破線で囲んだように係数データα０等
を乗算する乗算器７１ないし７５、乗算器７１ないし７
５の出力を加算する加算器７６ないし７８及び遅延素子
７９．８０から構或される。

遅延素子７９，８０．７９−，８０＝はシーケンス制御
プログラムの１ステップに対応する。よって、乗算器７
２に供給される信号データは乗算器７１に供給される信
号データより１ステップ前のデータであり、乗算器７３
に供給される信号デ−夕は乗算器７２に供給される信号
データより１ステップ前のデータである。乗算器７４．
７５に供給される信号データにおいても同様である。

上記したようにグラフィックイコライザ処理動作の後に
はハイバスフィルタ処理動作が行なわれる。このハイバ
スフィルタ処理動作は、上記したグラフィックイコライ
ザ処理動作とほぼ同様である。ＲＡＭＩＯから係数デー
タが順次読み出されてバッファメモリ９に転送される。

一方、メモリ制御回路３１によってＲＡＭ５の読み出し
アドレスが実行ステップ毎に指定され、その指定アドレ
スから信号データが読み出されてデータバス４を介して
バッファメモリ７に転送される。バツファメモリ７，９
には信号データ及び係数データが順次転送される毎に各
データが乗算器８によって乗算される。その乗算結果は
ＡＬＵＩＩ及びアキュームレータ１２によって累積され
る。／％イバス処理動作を終了するとその処理により得
られた信号データがアキュームレータ１２からデータバ
ス４を介してインターフェース３に供給され、そしてミ
ュートスイッチ回路３０を介してＤＳＰ２外に出力され
る。

かかるハイバスフィルタ処理動作と同一の動作を行なう
等価回路を示すと例えば、第４図のハイパスフィルタ処
理部の如くである。すなわち、このハイパスフィルタ処
理部は係数を乗算する乗算器８１ないし８６と、乗算器
８１ないし８３の出力を加算する加算器８７．８８と、
乗算器８４ないし８６の出力を加算する加算器８９．９
０と、遅延素子９１ないし９３とから構或される。遅延
素子９１を設けたことにより乗算器８２に供給される信
号データはイコライザ処理部から乗算器８１に供給され
る信号データより１ステップ前のデータであり、遅延素
子９２を設けたことにより乗算器８３．８５に供給され
る信号データは加算器８８から乗算器８４に供給される
信号データより１ステップ前のデータである。

また乗算器８６に供給される信号データは遅延素子９３
により加算器９０から出力される信号データより１ステ
ップ前のデータである。

なお、上記した実施例において、ノ＼イバスフィルタ処
理はグラフィックイコライザ処理の後に行なうようにな
っているが、ハイバスフィルタ処理をグラフィックイコ
ライザ処理又は初期反射音処理より先に行なうようにし
ても良い。

発明の効果 以上の如く、本発明のオーディオ信号データ処理装置に
おいては、オーディオ信号データのサンプルデータ毎に
係数データを乗算しかつ累算する演算手段がハイパスフ
ィルタ特性を構成する演算をなす。よって、直流成分を
含む信号データであってもハイバスフィルタによってそ
の直流戊分を除去するので、入力アナログ信号を信号デ
ータに変換スるＡ／Ｄ変換器のオフセット調整が十分に
されていなくても対応できるのである。特に、ミュート
スイッチ回路のオフ時に直流成分が含まれることにより
生ずるノイズの発生を防止することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置の一部分を具体的に示した回路図、第３図は
第１図の装置中のマイクロコンピュータの動作を示すフ
ロー図、第４図はＤＳＰの処理動作と同一の動作を行な
う等価回路を示す回路図、第５図は各処理動作の順番を
示す図である。 主要部分の符号の説明 ２・・・ＤＳＰ ４，１４・・・データパス ５．６・・・信号データＲＡＭ ７，９゛・・・バッファメモリ ８・・・乗算器 １０・・・係数データＲＡＭ １１・・・ＡＬＵ １２・・・アキュームレータ １７・・・遅延時間データＲＡＭ １８・・・シーケンスコントローラ

Claims (1)

【特許請求の範囲】
1. オーディオ信号データを順次供給する入力手段と、オー
   ディオ信号データをデータメモリへ書き込みかつ読み出
   すデータメモリ制御手段と、前記データメモリからオー
   ディオ信号データを順次読み出して遅延用メモリに書き
   込んだ後順次読み出して前記データメモリに書き込む遅
   延手段と、前記データメモリに書き込まれたオーディオ
   信号データのサンプルデータ毎に所定係数データを乗算
   しかつ累算する演算手段と、前記演算手段の演算結果に
   応じてオーディオ信号データを出力する出力手段とから
   なるオーディオ信号処理装置であって、前記演算手段は
   所定のサンプルデータについてハイバスフィルタ特性を
   構成する演算をなすことを特徴とするオーディオ信号デ
   ータ処理装置。