JPH0126218B2 - - Google Patents
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- JPH0126218B2 JPH0126218B2 JP56145024A JP14502481A JPH0126218B2 JP H0126218 B2 JPH0126218 B2 JP H0126218B2 JP 56145024 A JP56145024 A JP 56145024A JP 14502481 A JP14502481 A JP 14502481A JP H0126218 B2 JPH0126218 B2 JP H0126218B2
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- JP
- Japan
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- 238000001514 detection method Methods 0.000 claims description 27
- 238000005070 sampling Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、時分割ビツト多重化を行なう場合等
に於ける調歩データの調歩再生を行なう調歩再生
方式に関するものである。
に於ける調歩データの調歩再生を行なう調歩再生
方式に関するものである。
非同期の調歩データ又はテレツクス信号をビツ
ト単位で多重化する時分割ビツト多重化方式に於
いては、調歩再生を行なつて多重化する必要があ
り、その為、従来はデータの１ビツト当り複数の
サンプリングクロツクに従つてデータをサンプリ
ングし、マイクロプロセツサによるソフトウエア
処理により調歩再生を行なう方式が採用されてい
た。しかし、サンプリング毎にマイクロプロセツ
サがサンプリングデータを読込んで、ソフトウエ
アで調歩再生処理を行なうものであるから、マイ
クロプロセツサのデータ処理能力は、例えば300
ビツト／秒程度以下に制約されるものであつた。
ト単位で多重化する時分割ビツト多重化方式に於
いては、調歩再生を行なつて多重化する必要があ
り、その為、従来はデータの１ビツト当り複数の
サンプリングクロツクに従つてデータをサンプリ
ングし、マイクロプロセツサによるソフトウエア
処理により調歩再生を行なう方式が採用されてい
た。しかし、サンプリング毎にマイクロプロセツ
サがサンプリングデータを読込んで、ソフトウエ
アで調歩再生処理を行なうものであるから、マイ
クロプロセツサのデータ処理能力は、例えば300
ビツト／秒程度以下に制約されるものであつた。
本発明は、サンプリング処理部をハードウエア
化し、プロセツサの処理負担を軽減して、処理可
能なデータ速度を向上させることを目的とするも
のである。以下実施例について詳細に説明する。
化し、プロセツサの処理負担を軽減して、処理可
能なデータ速度を向上させることを目的とするも
のである。以下実施例について詳細に説明する。
第１図は本発明の実施例のブロツク線図であ
り、データレジスタDREGはゲート回路Ｇ１を介
したサンプリングクロツクSPCをセツトクロツク
として入力データDinをセツトし、スタートビツ
ト検出回路STDETは、マイクロプロセツサ
MPUからのイネーブル信号STENBにより動作
し、入力データDinをサンプリングクロツクSPC
でサンプリングして、マークからスペースへの極
性反転を検出し、スタートビツト検出信号
STBITを出力するものである。
り、データレジスタDREGはゲート回路Ｇ１を介
したサンプリングクロツクSPCをセツトクロツク
として入力データDinをセツトし、スタートビツ
ト検出回路STDETは、マイクロプロセツサ
MPUからのイネーブル信号STENBにより動作
し、入力データDinをサンプリングクロツクSPC
でサンプリングして、マークからスペースへの極
性反転を検出し、スタートビツト検出信号
STBITを出力するものである。
又カウンタCNTは、ゲート回路Ｇ３の出力信
号をロード信号LDとして、セレクタSELにより
選択出出された第１又は第２のレジスタR7，R15
にセツトされた第１又な第２のプリセツト値信号
PSをプリセツトし、サンプリングクロツクSPC
のダウンカウントにより、カウント内容が所定値
の「０」となると、零出力信号ZRをゲート回路
Ｇ１〜Ｇ３に加えるものである。又第１のプリセ
ツト値は、入力データDinの１ビツト周期の1/2
に相当する値とし、第２のプリセツト値は、入力
データDinの１ビツト周期に相当する値とするも
のである。前述のセレクタSELはスタートビツト
検出信号STBITによりレジスタR7を選択し、そ
れ以外はレジスタR15を選択してプリセツト値信
号PSとするものである。
号をロード信号LDとして、セレクタSELにより
選択出出された第１又は第２のレジスタR7，R15
にセツトされた第１又な第２のプリセツト値信号
PSをプリセツトし、サンプリングクロツクSPC
のダウンカウントにより、カウント内容が所定値
の「０」となると、零出力信号ZRをゲート回路
Ｇ１〜Ｇ３に加えるものである。又第１のプリセ
ツト値は、入力データDinの１ビツト周期の1/2
に相当する値とし、第２のプリセツト値は、入力
データDinの１ビツト周期に相当する値とするも
のである。前述のセレクタSELはスタートビツト
検出信号STBITによりレジスタR7を選択し、そ
れ以外はレジスタR15を選択してプリセツト値信
号PSとするものである。
マイクロプロセツサMPUはゲート回路Ｇ２の
出力の割込信号IRQによりデータレジスタDREG
からデータを読込んで、内部のビツトカウンタの
更新、パリテイチエツク等のデータ処理を行な
い、又バツフアメモリBUFを介して出力データ
Doutを多重化部（図示せず）へ転送し、スター
トビツト検出識別によりイネーブル信号STENB
を“０”としてスタートビツト検出回路STDET
の動作を停止させ、ストツプビツトの検出識別に
よりイネーブル信号STENBを“１”としてスタ
ートビツト検出回路STDETの動作を開始させ、
次の調歩データのスタートビツトの検出を行なわ
せるものである。又MEMはメモリである。
出力の割込信号IRQによりデータレジスタDREG
からデータを読込んで、内部のビツトカウンタの
更新、パリテイチエツク等のデータ処理を行な
い、又バツフアメモリBUFを介して出力データ
Doutを多重化部（図示せず）へ転送し、スター
トビツト検出識別によりイネーブル信号STENB
を“０”としてスタートビツト検出回路STDET
の動作を停止させ、ストツプビツトの検出識別に
よりイネーブル信号STENBを“１”としてスタ
ートビツト検出回路STDETの動作を開始させ、
次の調歩データのスタートビツトの検出を行なわ
せるものである。又MEMはメモリである。
第２図は動作説明図であり、ａはサンプリング
クロツクSPC，ｂは入力データDin，ｃはカウン
タCNTのカウント内容、ｄはスタートビツト検
出信号STBIT，ｅはカウンタCNTの零出力信号
ZR，ｆは割込信号IRQ，ｇはイネーブル信号
STENB，ｈは出力データDout，ｉは多重化デ
ータをそれぞれ示すものである。サンプリングク
ロツクSPCを15サンプル／ビツトの速度とする
と、第１のレジスタR7には第１のプリセツト値
として、入力データの１ビツト周期の1/2に相当
する「７」がセツトされ、第２のレジスタR15に
は第２のプリセツト値して、入力データの１ビツ
ト周期に相当する「15」がセツトされる。従つ
て、カウンタCNTには、スタートビツト検出信
号STBITが出力されたとき「７」がプリセツト
され、零出力信号ZRにより「15」がプリセツト
される。
クロツクSPC，ｂは入力データDin，ｃはカウン
タCNTのカウント内容、ｄはスタートビツト検
出信号STBIT，ｅはカウンタCNTの零出力信号
ZR，ｆは割込信号IRQ，ｇはイネーブル信号
STENB，ｈは出力データDout，ｉは多重化デ
ータをそれぞれ示すものである。サンプリングク
ロツクSPCを15サンプル／ビツトの速度とする
と、第１のレジスタR7には第１のプリセツト値
として、入力データの１ビツト周期の1/2に相当
する「７」がセツトされ、第２のレジスタR15に
は第２のプリセツト値して、入力データの１ビツ
ト周期に相当する「15」がセツトされる。従つ
て、カウンタCNTには、スタートビツト検出信
号STBITが出力されたとき「７」がプリセツト
され、零出力信号ZRにより「15」がプリセツト
される。
第２図ｂのNSで示すノイズが加えられたとき、
スタートビツト検出回路STDETは、マークから
スペースへの極性反転によりスタートビツト検出
信号STBITを出力する。このスタートビツト検
出信号STBITによりセレクタSELはレジスタR7
を選択し、又ゲート回路Ｇ３からロード信号LD
がカウンタCNTに加えられるので、カウンタ
CNTには「７」がプリセツトされる。そしてサ
ンプリングクロツクSPCのダウンカウントにより
零出力信号ZRがゲート回路Ｇ１〜Ｇ３に加えら
れ、ゲート回路Ｇ１からセツトクロツクがデータ
レジスタDREGに加えられて入力データDinがセ
ツトされ、且つ割込信号IRQがマイクロプロセツ
サMPUに加えられるが、その時点では入力デー
タDinはマークを示すので、マイクロプロセツサ
MPUはノイズNSをスタートビツトSTと誤認す
ることはない。
スタートビツト検出回路STDETは、マークから
スペースへの極性反転によりスタートビツト検出
信号STBITを出力する。このスタートビツト検
出信号STBITによりセレクタSELはレジスタR7
を選択し、又ゲート回路Ｇ３からロード信号LD
がカウンタCNTに加えられるので、カウンタ
CNTには「７」がプリセツトされる。そしてサ
ンプリングクロツクSPCのダウンカウントにより
零出力信号ZRがゲート回路Ｇ１〜Ｇ３に加えら
れ、ゲート回路Ｇ１からセツトクロツクがデータ
レジスタDREGに加えられて入力データDinがセ
ツトされ、且つ割込信号IRQがマイクロプロセツ
サMPUに加えられるが、その時点では入力デー
タDinはマークを示すので、マイクロプロセツサ
MPUはノイズNSをスタートビツトSTと誤認す
ることはない。
又調歩データのスタートビツトSTが入力され
たとき、前述と同様にスタートビツト検出信号
STBITによりカウンタCNTには「７」がプリセ
ツトされ、カウンタCNTのダウンカウントによ
る零出力信号ZRが出力されてデータレジスタ
DREGにそのスタートビツトSTがセツトされ、
且つ割込信号IRQによりマイクロプロセツサ
MPUがデータレジスタDREGからスタートビツ
トSTを読込むので、マイクロプロセツサMPUは
そのスタートビツトSTを判別して、イネーブル
信号STENBを“０”とする。
たとき、前述と同様にスタートビツト検出信号
STBITによりカウンタCNTには「７」がプリセ
ツトされ、カウンタCNTのダウンカウントによ
る零出力信号ZRが出力されてデータレジスタ
DREGにそのスタートビツトSTがセツトされ、
且つ割込信号IRQによりマイクロプロセツサ
MPUがデータレジスタDREGからスタートビツ
トSTを読込むので、マイクロプロセツサMPUは
そのスタートビツトSTを判別して、イネーブル
信号STENBを“０”とする。
スタートビツトSTの次のデータビツト１〜５
については、カウンタCNTには「15」がプリセ
ツトされ、ダウンカウントにより零出力信号ZR
が出力される毎にデータビツト１〜５の処理が行
なわれ、ビツトカウンタ（図示せず）が所定数に
なると共にストツプビツトSPの検出が行なわれ
ると、マイクロプロセツサMPUはイネーブル信
号STENBを“１”とし、スタートビツト検出回
路STDETの動作を再開させる。
については、カウンタCNTには「15」がプリセ
ツトされ、ダウンカウントにより零出力信号ZR
が出力される毎にデータビツト１〜５の処理が行
なわれ、ビツトカウンタ（図示せず）が所定数に
なると共にストツプビツトSPの検出が行なわれ
ると、マイクロプロセツサMPUはイネーブル信
号STENBを“１”とし、スタートビツト検出回
路STDETの動作を再開させる。
スタートビツトSTの検出後のカウンタCNTの
零出力信号ZRは、第２図のｂ，ｅから判るよう
に、各ビツトの中央のタイミングとなり、調歩デ
ータを正しく読込むことができる。又多重化部で
は、各チヤネルの出力データDoutをそれぞれ指
定されたタイムスロツトで多重化するので、第２
図ｉに示すように、各フレームには、各チヤネル
の１ビツトが挿入され、ストツプビツトSPは、
次のスタートビツトSTまでの間継続して送られ
ることになる。
零出力信号ZRは、第２図のｂ，ｅから判るよう
に、各ビツトの中央のタイミングとなり、調歩デ
ータを正しく読込むことができる。又多重化部で
は、各チヤネルの出力データDoutをそれぞれ指
定されたタイムスロツトで多重化するので、第２
図ｉに示すように、各フレームには、各チヤネル
の１ビツトが挿入され、ストツプビツトSPは、
次のスタートビツトSTまでの間継続して送られ
ることになる。
前述の実施例は、５ビツトのデータにスタート
ビツトSTとストツプビツトSPとを付加した調歩
データの調歩再生についてのものであるが、他の
構成の調歩データにも適用し得るものであり、又
テレツクス信号を入力データDinとした場合にも
適用し得るものである。例えば第３図に示すよう
に、テレツクスパルスのテレツクスモードと調歩
データのキヤラクタモードとの判定を行ない、テ
レツクスモードでは、マーク極性のテレツクスパ
ルスをスタートビツトと見做して調歩再生を行な
う。この場合、スタートビツト検出回路STDET
に制御信号を加える等により、検出機能を変更さ
せ、スペースからマークへの極性変化を検出する
ことによりスタートビツト検出信号STBITを出
力する。又テレツクスモードからキヤラクタモー
ドに移行したときは、スタートビツト検出回路
STDETの検出機能を前述の実施例と同様になる
ように制御信号によつて復帰させる。従つて通常
の調歩データと同様にテレツクス信号に対しても
調歩再生を行なうことができる。
ビツトSTとストツプビツトSPとを付加した調歩
データの調歩再生についてのものであるが、他の
構成の調歩データにも適用し得るものであり、又
テレツクス信号を入力データDinとした場合にも
適用し得るものである。例えば第３図に示すよう
に、テレツクスパルスのテレツクスモードと調歩
データのキヤラクタモードとの判定を行ない、テ
レツクスモードでは、マーク極性のテレツクスパ
ルスをスタートビツトと見做して調歩再生を行な
う。この場合、スタートビツト検出回路STDET
に制御信号を加える等により、検出機能を変更さ
せ、スペースからマークへの極性変化を検出する
ことによりスタートビツト検出信号STBITを出
力する。又テレツクスモードからキヤラクタモー
ドに移行したときは、スタートビツト検出回路
STDETの検出機能を前述の実施例と同様になる
ように制御信号によつて復帰させる。従つて通常
の調歩データと同様にテレツクス信号に対しても
調歩再生を行なうことができる。
以上説明したように、本発明は、非同期の調歩
データ又はテレツクス信号等の入力データDinを
セツトクロツクに従つてセツトするデータレジス
タDREGと、プロセツサMPUと、入力データ
Dinのスタートビツトを検出するスタートビツト
検出回路STDETと、カウンタCNTと、例えば、
「７」等の第１のプリセツト値と、「15」等の第２
のプリセツト値とをセツトする第１及び第２のレ
ジスタR7，R15と、セレクタSELとを備えてい
る。
データ又はテレツクス信号等の入力データDinを
セツトクロツクに従つてセツトするデータレジス
タDREGと、プロセツサMPUと、入力データ
Dinのスタートビツトを検出するスタートビツト
検出回路STDETと、カウンタCNTと、例えば、
「７」等の第１のプリセツト値と、「15」等の第２
のプリセツト値とをセツトする第１及び第２のレ
ジスタR7，R15と、セレクタSELとを備えてい
る。
そして、スタートビツト検出回路STDETによ
りスタートビツトを検出したときに、第１のレジ
スタR7にセツトされた１ビツト周期の1/2の値の
第１のプリセツト値を、セレクタSELから選択出
力してカウンタCNTにプリセツトし、カウンタ
CNTが、例えばダウンカウントにより「０」等
の所定カウント内容となつたときに、第２のレジ
スタR15にセツトされた１ビツト周期の第２のプ
リセツト値をセレクタSELから選択出力してカウ
ンタCNTにプリセツトし、且つそのときにプロ
セツサMPUに割込信号IRQを加え、プロセツサ
MPUはこの割込信号IRQによりデータレジスタ
DREGから入力データDinを読込んで処理し、又
ゲート回路Ｇ１を介してデータレジスタDREGに
セツトクロツクを加えることにより入力データ
Dinをセツトするものである。
りスタートビツトを検出したときに、第１のレジ
スタR7にセツトされた１ビツト周期の1/2の値の
第１のプリセツト値を、セレクタSELから選択出
力してカウンタCNTにプリセツトし、カウンタ
CNTが、例えばダウンカウントにより「０」等
の所定カウント内容となつたときに、第２のレジ
スタR15にセツトされた１ビツト周期の第２のプ
リセツト値をセレクタSELから選択出力してカウ
ンタCNTにプリセツトし、且つそのときにプロ
セツサMPUに割込信号IRQを加え、プロセツサ
MPUはこの割込信号IRQによりデータレジスタ
DREGから入力データDinを読込んで処理し、又
ゲート回路Ｇ１を介してデータレジスタDREGに
セツトクロツクを加えることにより入力データ
Dinをセツトするものである。
従つて、プロセツサMPUは、サンプリング毎
に割込みを受けるものではなく、入力データDin
の１ビツト毎に割込みを受けて処理するものであ
るから、処理負担が軽減されることになる。それ
によつて、処理可能のデータ速度を従来例に比較
して数倍に向上させることができるもので、例え
ば、従来は300b／ｓのデータ速度までの処理が
可能であつたとすると、本発明によれば、その４
倍の1200b／ｓのデータ速度でも容易に調歩再生
が可能となる利点がある。又第１及び第２のレジ
スタR7，R15にセツトするプリセツト値を変更す
ることにより、或いはカウンタCNTの所定カウ
ント内容を変更することにより、各種のデータ速
度の入力データに容易に対処することができる。
に割込みを受けるものではなく、入力データDin
の１ビツト毎に割込みを受けて処理するものであ
るから、処理負担が軽減されることになる。それ
によつて、処理可能のデータ速度を従来例に比較
して数倍に向上させることができるもので、例え
ば、従来は300b／ｓのデータ速度までの処理が
可能であつたとすると、本発明によれば、その４
倍の1200b／ｓのデータ速度でも容易に調歩再生
が可能となる利点がある。又第１及び第２のレジ
スタR7，R15にセツトするプリセツト値を変更す
ることにより、或いはカウンタCNTの所定カウ
ント内容を変更することにより、各種のデータ速
度の入力データに容易に対処することができる。
第１図は本発明の実施例のブロツク線図、第２
図は動作説明図、第３図はテレツクス信号の説明
図である。 DREGはデータレジスタ、MPUはマイクロプ
ロセツサ、STDETはスタートビツト検出回路、
SELはセレクタ、R15，R7はレジスタ、CNTは
カウンタ、MEMはメモリ、BUFはバツフアメモ
リである。
図は動作説明図、第３図はテレツクス信号の説明
図である。 DREGはデータレジスタ、MPUはマイクロプ
ロセツサ、STDETはスタートビツト検出回路、
SELはセレクタ、R15，R7はレジスタ、CNTは
カウンタ、MEMはメモリ、BUFはバツフアメモ
リである。
Claims (1)
- 【特許請求の範囲】 １ 入力データをセツトクロツクに従つてセツト
するデータレジスタと、 該データレジスタにセツトされた入力データを
読込んで処理するプロセツサと、 前記入力データをサンプリングクロツクに従つ
てサンプリングしてスタートビツトを検出するス
タートビツト検出回路と、 前記サンプリングクロツクをカウントし、所定
カウント内容により前記プロセツサに割込信号を
加えるカウンタと、 前記入力データの１ビツト周期の1/2の値に相
当する第１のプリセツト値と、前記１ビツト周期
に相当する第２のプリセツト値とをそれぞれセツ
トする第１及び第２のレジスタと、 前記スタートビツト検出回路の検出信号によつ
て制御されるセレクタとを備え、 前記スタートビツト検出回路により前記入力デ
ータのスタートビツトを検出したときに、前記第
１のレジスタにセツトされた第１のプリセツト値
を前記セレクタから選択出力して前記カウンタに
プリセツトし、該カウンタが所定カウント内容と
なつて前記プロセツサに対して割込信号を加えた
とき、前記第２のレジスタにセツトされた第２の
プリセツト値を前記セレクタから選択出力して前
記カウンタにプリセツトすると共に、前記データ
レジスタに前記セツトクロツクを加え、且つ前記
プロセツサは前記割込信号に従つて前記データレ
ジスタにセツトされた入力データを読込んで処理
することを特徴とする調歩再生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145024A JPS5846750A (ja) | 1981-09-14 | 1981-09-14 | 調歩再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145024A JPS5846750A (ja) | 1981-09-14 | 1981-09-14 | 調歩再生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846750A JPS5846750A (ja) | 1983-03-18 |
| JPH0126218B2 true JPH0126218B2 (ja) | 1989-05-23 |
Family
ID=15375658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145024A Granted JPS5846750A (ja) | 1981-09-14 | 1981-09-14 | 調歩再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846750A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180357A (ja) * | 1984-02-28 | 1985-09-14 | Mitsubishi Electric Corp | 無人搬送車用デ−タ受信装置 |
| JPH0695672B2 (ja) * | 1984-12-05 | 1994-11-24 | 日本電気株式会社 | パーソナル無線機 |
| GB8515347D0 (en) * | 1985-06-18 | 1985-07-17 | Plessey Co Plc | Telecommunications exchanges |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267210U (ja) * | 1975-11-12 | 1977-05-18 |
-
1981
- 1981-09-14 JP JP56145024A patent/JPS5846750A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846750A (ja) | 1983-03-18 |
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