JP2001069438A - タイムコード信号読取装置 - Google Patents
タイムコード信号読取装置Info
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- JP2001069438A JP2001069438A JP23781299A JP23781299A JP2001069438A JP 2001069438 A JP2001069438 A JP 2001069438A JP 23781299 A JP23781299 A JP 23781299A JP 23781299 A JP23781299 A JP 23781299A JP 2001069438 A JP2001069438 A JP 2001069438A
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- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【課題】 低コストで高速なＬＴＣ信号の検出を可能と
するＬＴＣ信号読取装置を提供する。 【解決手段】 ＬＴＣ信号検出回路１７の第２のＴＣＵ
２６でＬＴＣ信号の立ち上がりエッジおよび立ち下がり
エッジを検出して、その間のタイマ部３０のカウント値
をキャプチャレジスタ３１に保持し、その都度ＤＭＡＣ
２７によりＲＡＭ１４にＤＭＡ転送する。これにより、
ＣＰＵ１２は１倍速でフレームに同期してＬＴＣ信号が
入力される場合、同期検出回路１６で検出されるフレー
ム同期パルス２２の立ち下がりエッジの検出による１フ
レームに１度だけフレーム同期パルス割込処理が起動さ
れる。また、１倍速を超えてＬＴＣ信号が入力される場
合、所定のＤＭＡ転送回数を超えたときＤＭＡ転送終了
割込処理を起動する。
するＬＴＣ信号読取装置を提供する。 【解決手段】 ＬＴＣ信号検出回路１７の第２のＴＣＵ
２６でＬＴＣ信号の立ち上がりエッジおよび立ち下がり
エッジを検出して、その間のタイマ部３０のカウント値
をキャプチャレジスタ３１に保持し、その都度ＤＭＡＣ
２７によりＲＡＭ１４にＤＭＡ転送する。これにより、
ＣＰＵ１２は１倍速でフレームに同期してＬＴＣ信号が
入力される場合、同期検出回路１６で検出されるフレー
ム同期パルス２２の立ち下がりエッジの検出による１フ
レームに１度だけフレーム同期パルス割込処理が起動さ
れる。また、１倍速を超えてＬＴＣ信号が入力される場
合、所定のＤＭＡ転送回数を超えたときＤＭＡ転送終了
割込処理を起動する。
Description
【０００１】
【発明の属する技術分野】本発明は、タイムコード信号
読取装置に係わり、例えば各種記録媒体に記録された映
像信号等の位置を特定するタイムコード信号を検出する
タイムコード信号読取装置に関する。
読取装置に係わり、例えば各種記録媒体に記録された映
像信号等の位置を特定するタイムコード信号を検出する
タイムコード信号読取装置に関する。
【０００２】
【従来の技術】業務用の映像機器を用いて、外部装置で
あるオーディオ機器や他の映像機器との間で映像信号の
編集を行うためには、互いに同期をとる必要がある。通
常、この同期に必要な信号が、映像信号の所定の位置に
記録されている。この同期信号は、米国映画テレビ技術
者協会（Society of Motion Picture and Television E
ngineers：以下、ＳＭＰＴＥと略す。）および欧州放送
連合（European Broadcasting Union：以下、ＥＢＵと
略す。）によって、それぞれＮＴＳＣ（NationalTelevi
sion System Committee）方式およびＰＡＬ（Phase Alt
ernation by Linecolor）方式のカラー映像方式のタイ
ムコード（Longitudinal Time Code：以下、ＬＴＣと略
す。）として、その信号フォーマットが規定されてい
る。
あるオーディオ機器や他の映像機器との間で映像信号の
編集を行うためには、互いに同期をとる必要がある。通
常、この同期に必要な信号が、映像信号の所定の位置に
記録されている。この同期信号は、米国映画テレビ技術
者協会（Society of Motion Picture and Television E
ngineers：以下、ＳＭＰＴＥと略す。）および欧州放送
連合（European Broadcasting Union：以下、ＥＢＵと
略す。）によって、それぞれＮＴＳＣ（NationalTelevi
sion System Committee）方式およびＰＡＬ（Phase Alt
ernation by Linecolor）方式のカラー映像方式のタイ
ムコード（Longitudinal Time Code：以下、ＬＴＣと略
す。）として、その信号フォーマットが規定されてい
る。
【０００３】図７および図８は、ＳＭＰＴＥによって規
定されるＮＴＳＣ方式カラー映像信号のＬＴＣ信号フォ
ーマットの構成の概要を表わしたものである。図７は、
ＬＴＣ信号の０ビット目から３９ビット目までのフォー
マット構成を示す。図８は、ＬＴＣ信号の４０ビット目
から７９ビット目までのフォーマット構成を示す。ＬＴ
Ｃ信号は、映像信号の１フレーム当たり、“ＢＩＴ Ｎ
ｏ．”で示されるビット番号０番地から７９番地までの
８０ビットのフォーマットで記録されている。このよう
なＬＴＣ信号は、あらかじめ１ビットあるいは複数ビッ
トごとに、それぞれ配置される情報が決められている。
例えば、フレーム単位数を特定する“ＦＲＡＭＳ ＵＮ
ＩＴＳ”は、ビット番号０番地から３番地までの４ビッ
トによって示される。また、ビット番号６４番地から７
９番地までの１６ビットは、同期ワード（SYNCHRONIZIN
G WORD BINARY BIT）として、“００１１１１１１１１
１１１１０１”からなる固定パターンが配置されてい
る。残りのビット番号０番地から６３番地までの６４ビ
ットは、ＬＴＣ信号によって示される時間情報によって
異なる。
定されるＮＴＳＣ方式カラー映像信号のＬＴＣ信号フォ
ーマットの構成の概要を表わしたものである。図７は、
ＬＴＣ信号の０ビット目から３９ビット目までのフォー
マット構成を示す。図８は、ＬＴＣ信号の４０ビット目
から７９ビット目までのフォーマット構成を示す。ＬＴ
Ｃ信号は、映像信号の１フレーム当たり、“ＢＩＴ Ｎ
ｏ．”で示されるビット番号０番地から７９番地までの
８０ビットのフォーマットで記録されている。このよう
なＬＴＣ信号は、あらかじめ１ビットあるいは複数ビッ
トごとに、それぞれ配置される情報が決められている。
例えば、フレーム単位数を特定する“ＦＲＡＭＳ ＵＮ
ＩＴＳ”は、ビット番号０番地から３番地までの４ビッ
トによって示される。また、ビット番号６４番地から７
９番地までの１６ビットは、同期ワード（SYNCHRONIZIN
G WORD BINARY BIT）として、“００１１１１１１１１
１１１１０１”からなる固定パターンが配置されてい
る。残りのビット番号０番地から６３番地までの６４ビ
ットは、ＬＴＣ信号によって示される時間情報によって
異なる。
【０００４】図９および図１０は、ＥＢＵによって規定
されるＰＡＬ方式カラー映像信号のＬＴＣ信号フォーマ
ットの構成の概要を表わしたものである。図９は、ＬＴ
Ｃ信号の０ビット目から３９ビット目までのフォーマッ
ト構成を示す。図１０は、ＬＴＣ信号の４０ビット目か
ら７９ビット目までのフォーマット構成を示す。この方
式におけるＬＴＣ信号も、映像信号の１フレーム当た
り、“ＢＩＴ Ｎｏ．”で示されるビット番号０番地か
ら７９番地までの８０ビットのフォーマットで記録され
ている。特に、ビット番号６４番地から７９番地までの
１６ビットは、ＳＭＰＴＥによって規定されるＬＴＣ信
号と同様に、同期ワード（SYNCHRONIZINGWORD BINARY B
IT）として、“００１１１１１１１１１１１１０１”か
らなる固定パターンが配置されている。
されるＰＡＬ方式カラー映像信号のＬＴＣ信号フォーマ
ットの構成の概要を表わしたものである。図９は、ＬＴ
Ｃ信号の０ビット目から３９ビット目までのフォーマッ
ト構成を示す。図１０は、ＬＴＣ信号の４０ビット目か
ら７９ビット目までのフォーマット構成を示す。この方
式におけるＬＴＣ信号も、映像信号の１フレーム当た
り、“ＢＩＴ Ｎｏ．”で示されるビット番号０番地か
ら７９番地までの８０ビットのフォーマットで記録され
ている。特に、ビット番号６４番地から７９番地までの
１６ビットは、ＳＭＰＴＥによって規定されるＬＴＣ信
号と同様に、同期ワード（SYNCHRONIZINGWORD BINARY B
IT）として、“００１１１１１１１１１１１１０１”か
らなる固定パターンが配置されている。
【０００５】このようなＬＴＣ信号は、各ビット周期ご
とにその開始点で信号遷移が起こり、ビット値はバイフ
ェーズマーク変調方式で記録される。バイフェーズマー
ク変調方式は、ビット値が“１”である場合はビットの
中央で反転され、ビット値が“０”である場合はビット
の中央で反転されずにビット値境界で反転するデジタル
変調方式の一種である。したがって、バイフェーズマー
ク復調後に、ＬＴＣ信号読取装置により上述した固定パ
ターンを検出することで、ビット番号０番地から６３番
地までの６４ビットで特定される時間情報が判別され
る。この時間情報は、映像信号全体における絶対位置
を、“時分秒”および“フレーム”によって特定する。
特定された時間情報を用いて、例えばテープ状記録媒体
に記録された映像信号の絶対位置において、種々の編集
作業を行うことができる。
とにその開始点で信号遷移が起こり、ビット値はバイフ
ェーズマーク変調方式で記録される。バイフェーズマー
ク変調方式は、ビット値が“１”である場合はビットの
中央で反転され、ビット値が“０”である場合はビット
の中央で反転されずにビット値境界で反転するデジタル
変調方式の一種である。したがって、バイフェーズマー
ク復調後に、ＬＴＣ信号読取装置により上述した固定パ
ターンを検出することで、ビット番号０番地から６３番
地までの６４ビットで特定される時間情報が判別され
る。この時間情報は、映像信号全体における絶対位置
を、“時分秒”および“フレーム”によって特定する。
特定された時間情報を用いて、例えばテープ状記録媒体
に記録された映像信号の絶対位置において、種々の編集
作業を行うことができる。
【０００６】従来のこのようなＬＴＣ信号を読み取るＬ
ＴＣ信号読取装置は、位相ロックループ（Phase Locked
Loop：以下、ＰＬＬと略す。）回路により位相調整さ
れた信号からＬＴＣ信号を検出するＬＴＣ検出回路と、
このＬＴＣ検出回路によって検出されたＬＴＣ信号から
時間情報を判別する汎用マイクロコンピュータとを備え
ている。また、例えば、特開平１０−２８９５３５号公
報「タイムコード信号読み取り装置」には、８０ビット
のＬＴＣ信号全てについて、パルス幅を測定することで
ビット値判定を行うＬＴＣ信号読取装置に関する技術が
開示されている。このＬＴＣ信号読取装置では、さらに
時間情報の連続性に着目して、読み取ったＬＴＣ信号の
エラーの有無を判別することで、専用大規模集積回路
（Large Scale Integrated circuit：以下、ＬＳＩと略
す。）よりも高速の汎用ＣＰＵ（Central Processing U
nit：以下、ＣＰＵと略す。）を用いて、より高精度
で、信頼性を向上させる技術が開示されている。
ＴＣ信号読取装置は、位相ロックループ（Phase Locked
Loop：以下、ＰＬＬと略す。）回路により位相調整さ
れた信号からＬＴＣ信号を検出するＬＴＣ検出回路と、
このＬＴＣ検出回路によって検出されたＬＴＣ信号から
時間情報を判別する汎用マイクロコンピュータとを備え
ている。また、例えば、特開平１０−２８９５３５号公
報「タイムコード信号読み取り装置」には、８０ビット
のＬＴＣ信号全てについて、パルス幅を測定することで
ビット値判定を行うＬＴＣ信号読取装置に関する技術が
開示されている。このＬＴＣ信号読取装置では、さらに
時間情報の連続性に着目して、読み取ったＬＴＣ信号の
エラーの有無を判別することで、専用大規模集積回路
（Large Scale Integrated circuit：以下、ＬＳＩと略
す。）よりも高速の汎用ＣＰＵ（Central Processing U
nit：以下、ＣＰＵと略す。）を用いて、より高精度
で、信頼性を向上させる技術が開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら従来のＬ
ＴＣ信号読取装置は、複雑で高価なＰＬＬ回路を有して
いるため、回路構成の複雑化および高コスト化を招くと
いう問題があった。一方、特開平１０−２８９５３５号
公報に開示された技術では、専用ＬＳＩより高速な汎用
ＣＰＵを用いたソフトウェア処理により、高精度かつ信
頼性を向上させたＬＴＣ信号の読み取りを可能としてい
る。しかし、検出したＬＴＣ信号の各ビット値の判別の
ために行うパルス幅の測定において、各ビットごとに最
大２回ずつエッジ検出により割り込み処理が行われる。
すなわち、各ビットごとに立ち上がりエッジおよび立ち
下がりエッジで最大２回の割り込み処理を必要とする。
したがって、８０ビットのＬＴＣ信号について最大１６
０回の割り込み処理を行わなければならず、割り込み時
のオーバヘッドによる高速化が制限されるという問題が
ある。
ＴＣ信号読取装置は、複雑で高価なＰＬＬ回路を有して
いるため、回路構成の複雑化および高コスト化を招くと
いう問題があった。一方、特開平１０−２８９５３５号
公報に開示された技術では、専用ＬＳＩより高速な汎用
ＣＰＵを用いたソフトウェア処理により、高精度かつ信
頼性を向上させたＬＴＣ信号の読み取りを可能としてい
る。しかし、検出したＬＴＣ信号の各ビット値の判別の
ために行うパルス幅の測定において、各ビットごとに最
大２回ずつエッジ検出により割り込み処理が行われる。
すなわち、各ビットごとに立ち上がりエッジおよび立ち
下がりエッジで最大２回の割り込み処理を必要とする。
したがって、８０ビットのＬＴＣ信号について最大１６
０回の割り込み処理を行わなければならず、割り込み時
のオーバヘッドによる高速化が制限されるという問題が
ある。
【０００８】そこで本発明の目的は、低コストで高速な
ＬＴＣ信号の検出を可能とするＬＴＣ信号読取装置を提
供することにある。
ＬＴＣ信号の検出を可能とするＬＴＣ信号読取装置を提
供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）所定の時間情報が含まれるタイムコードの立
ち上がりおよび立ち下がりの両エッジを検出する第１の
エッジ検出手段と、（ロ）この第１のエッジ検出手段に
よって検出された両エッジ間のパルス幅を測定するパル
ス幅測定手段と、（ハ）パルス幅を記憶するパルス幅記
憶手段と、（ニ）第１のエッジ検出手段によって両エッ
ジを検出するごとに転送要求を送出する転送要求送出手
段と、（ホ）この転送要求送出手段によって送出された
転送要求に基づいてパルス幅測定手段によって測定され
たパルス幅を順次パルス幅記憶手段に転送して格納する
パルス幅格納手段と、（ヘ）所定のフレーム同期パルス
信号のエッジを検出する第２のエッジ検出手段と、
（ト）この第２のエッジ検出手段によってフレーム同期
パルス信号のエッジが検出されたときパルス幅記憶手段
に記憶された各パルス幅のビット値を判別してタイムコ
ードの含まれる時間情報を取得するビット値判別手段と
をタイムコード信号読取装置に具備させる。
は、（イ）所定の時間情報が含まれるタイムコードの立
ち上がりおよび立ち下がりの両エッジを検出する第１の
エッジ検出手段と、（ロ）この第１のエッジ検出手段に
よって検出された両エッジ間のパルス幅を測定するパル
ス幅測定手段と、（ハ）パルス幅を記憶するパルス幅記
憶手段と、（ニ）第１のエッジ検出手段によって両エッ
ジを検出するごとに転送要求を送出する転送要求送出手
段と、（ホ）この転送要求送出手段によって送出された
転送要求に基づいてパルス幅測定手段によって測定され
たパルス幅を順次パルス幅記憶手段に転送して格納する
パルス幅格納手段と、（ヘ）所定のフレーム同期パルス
信号のエッジを検出する第２のエッジ検出手段と、
（ト）この第２のエッジ検出手段によってフレーム同期
パルス信号のエッジが検出されたときパルス幅記憶手段
に記憶された各パルス幅のビット値を判別してタイムコ
ードの含まれる時間情報を取得するビット値判別手段と
をタイムコード信号読取装置に具備させる。
【００１０】すなわち請求項１記載の発明では、パルス
幅測定手段により、第１のエッジ検出手段で検出された
所定の時間情報が含まれるタイムコードの立ち上がりお
よび立ち下がりの両エッジ間のパルス幅を測定する。そ
して、転送要求手段により第１のエッジ検出手段で上述
した両エッジを検出するごとに転送要求を送出させ、パ
ルス幅格納手段で測定したパルス幅を順次パルス幅記憶
手段に転送して格納するようにした。その後、第２のエ
ッジ検出手段で所定のフレーム同期パルス信号のエッジ
が検出されるごとに、パルス幅記憶手段に転送した１フ
レームごとのタイムコードのビット値それぞれに対応す
るパルス幅から各パルス幅のビット値を判別し、タイム
コードの含まれる時間情報を取得するようにしている。
幅測定手段により、第１のエッジ検出手段で検出された
所定の時間情報が含まれるタイムコードの立ち上がりお
よび立ち下がりの両エッジ間のパルス幅を測定する。そ
して、転送要求手段により第１のエッジ検出手段で上述
した両エッジを検出するごとに転送要求を送出させ、パ
ルス幅格納手段で測定したパルス幅を順次パルス幅記憶
手段に転送して格納するようにした。その後、第２のエ
ッジ検出手段で所定のフレーム同期パルス信号のエッジ
が検出されるごとに、パルス幅記憶手段に転送した１フ
レームごとのタイムコードのビット値それぞれに対応す
るパルス幅から各パルス幅のビット値を判別し、タイム
コードの含まれる時間情報を取得するようにしている。
【００１１】請求項２記載の発明では、（イ）所定の時
間情報が含まれるタイムコードの立ち上がりおよび立ち
下がりの両エッジを検出する第１のエッジ検出手段と、
（ロ）この第１のエッジ検出手段によって検出された両
エッジ間のパルス幅を測定するパルス幅測定手段と、
（ハ）パルス幅を記憶するパルス幅記憶手段と、（ニ）
第１のエッジ検出手段によって両エッジを検出するごと
に転送要求を送出する転送要求送出手段と、（ホ）この
転送要求送出手段によって送出された転送要求に基づい
てパルス幅測定手段によって測定されたパルス幅を順次
パルス幅記憶手段に転送して格納するパルス幅格納手段
と、（ヘ）転送要求送出手段によって送出された転送要
求に対応してパルス幅格納手段によって転送された回数
があらかじめ決められた回数を超えたとき転送終了割込
要求を送出する転送終了割込要求送出手段と、（ト）所
定のフレーム同期パルス信号のエッジを検出する第２の
エッジ検出手段と、（チ）この第２のエッジ検出手段に
よってフレーム同期パルス信号のエッジが検出されたと
き、または転送終了割込要求送出手段によって送出され
た転送終了割込要求を受信したときパルス幅記憶手段に
記憶された各パルス幅のビット値を判別してタイムコー
ドの含まれる時間情報を取得するビット値判別手段とを
タイムコード信号読取装置に具備させる。
間情報が含まれるタイムコードの立ち上がりおよび立ち
下がりの両エッジを検出する第１のエッジ検出手段と、
（ロ）この第１のエッジ検出手段によって検出された両
エッジ間のパルス幅を測定するパルス幅測定手段と、
（ハ）パルス幅を記憶するパルス幅記憶手段と、（ニ）
第１のエッジ検出手段によって両エッジを検出するごと
に転送要求を送出する転送要求送出手段と、（ホ）この
転送要求送出手段によって送出された転送要求に基づい
てパルス幅測定手段によって測定されたパルス幅を順次
パルス幅記憶手段に転送して格納するパルス幅格納手段
と、（ヘ）転送要求送出手段によって送出された転送要
求に対応してパルス幅格納手段によって転送された回数
があらかじめ決められた回数を超えたとき転送終了割込
要求を送出する転送終了割込要求送出手段と、（ト）所
定のフレーム同期パルス信号のエッジを検出する第２の
エッジ検出手段と、（チ）この第２のエッジ検出手段に
よってフレーム同期パルス信号のエッジが検出されたと
き、または転送終了割込要求送出手段によって送出され
た転送終了割込要求を受信したときパルス幅記憶手段に
記憶された各パルス幅のビット値を判別してタイムコー
ドの含まれる時間情報を取得するビット値判別手段とを
タイムコード信号読取装置に具備させる。
【００１２】すなわち請求項２記載の発明では、請求項
１記載の発明に加えて、転送終了割込要求送出手段を設
け、転送要求送出手段によって送出された転送要求に対
応してパルス幅格納手段によって転送された回数があら
かじめ決められた回数を超えたとき転送終了割込要求を
送出するようにしている。さらに、ビット値判別手段に
より、この転送終了割込要求あるいは第２のエッジ検出
手段でフレーム同期パルス信号のエッジが検出されたと
きに、パルス幅記憶手段に記憶された各パルス幅のビッ
ト値を判別してタイムコードの含まれる時間情報を取得
するようにしている。これにより、１倍速を超えて入力
されるタイムコードに対応するパルス幅の格納領域をあ
ふれさせることなく、最大限の間隔でＬＴＣ信号の判別
処理を行うことができ、処理に伴う遅延を最小限に抑え
ることができる。
１記載の発明に加えて、転送終了割込要求送出手段を設
け、転送要求送出手段によって送出された転送要求に対
応してパルス幅格納手段によって転送された回数があら
かじめ決められた回数を超えたとき転送終了割込要求を
送出するようにしている。さらに、ビット値判別手段に
より、この転送終了割込要求あるいは第２のエッジ検出
手段でフレーム同期パルス信号のエッジが検出されたと
きに、パルス幅記憶手段に記憶された各パルス幅のビッ
ト値を判別してタイムコードの含まれる時間情報を取得
するようにしている。これにより、１倍速を超えて入力
されるタイムコードに対応するパルス幅の格納領域をあ
ふれさせることなく、最大限の間隔でＬＴＣ信号の判別
処理を行うことができ、処理に伴う遅延を最小限に抑え
ることができる。
【００１３】請求項３記載の発明では、請求項１または
請求項２記載のタイムコード信号読取装置で、パルス幅
測定手段は、所定周波数のクロックをカウントするカウ
ント手段と、第１のエッジ検出手段によってタイムコー
ドの立ち上がりあるいは立ち下がりのエッジを検出した
ときカウント手段によってカウントされたカウント値を
保持する保持手段とを備え、パルス幅格納手段は転送要
求に基づいて保持手段に保持されたカウント値をパルス
幅記憶手段に転送して格納することを特徴としている。
請求項２記載のタイムコード信号読取装置で、パルス幅
測定手段は、所定周波数のクロックをカウントするカウ
ント手段と、第１のエッジ検出手段によってタイムコー
ドの立ち上がりあるいは立ち下がりのエッジを検出した
ときカウント手段によってカウントされたカウント値を
保持する保持手段とを備え、パルス幅格納手段は転送要
求に基づいて保持手段に保持されたカウント値をパルス
幅記憶手段に転送して格納することを特徴としている。
【００１４】すなわち請求項３記載の発明では、カウン
ト手段によりカウントした所定周波数のクロック数で、
両エッジ間のパルス幅を表現するとともに、第１のエッ
ジ検出手段によってタイムコードの両エッジを検出した
ときこのカウント手段によってカウントされたカウント
値を保持する保持手段を備える。そして、パルス幅格納
手段でパルス幅記憶手段に転送するようにした。これに
より、非常に簡素な構成で、タイムコードのビット値に
対応するパルス幅の蓄積を行うことができ、タイムコー
ド判別処理の高速化に貢献することができる。
ト手段によりカウントした所定周波数のクロック数で、
両エッジ間のパルス幅を表現するとともに、第１のエッ
ジ検出手段によってタイムコードの両エッジを検出した
ときこのカウント手段によってカウントされたカウント
値を保持する保持手段を備える。そして、パルス幅格納
手段でパルス幅記憶手段に転送するようにした。これに
より、非常に簡素な構成で、タイムコードのビット値に
対応するパルス幅の蓄積を行うことができ、タイムコー
ド判別処理の高速化に貢献することができる。
【００１５】請求項４記載の発明では、請求項３記載の
タイムコード信号読取装置で、第１のエッジ検出手段は
両エッジが検出されるたびにカウント手段のカウント値
を初期化することを特徴としている。
タイムコード信号読取装置で、第１のエッジ検出手段は
両エッジが検出されるたびにカウント手段のカウント値
を初期化することを特徴としている。
【００１６】すなわち請求項４記載の発明では、タイム
コードのパルス幅を測定するためカウント手段におい
て、両エッジの検出のたびにカウント値を初期化するよ
うにしたので、非常に簡素な構成で、タイムコードのビ
ット値に対応するパルス幅を連続して測定することが可
能となる。
コードのパルス幅を測定するためカウント手段におい
て、両エッジの検出のたびにカウント値を初期化するよ
うにしたので、非常に簡素な構成で、タイムコードのビ
ット値に対応するパルス幅を連続して測定することが可
能となる。
【００１７】請求項５記載の発明では、請求項１〜請求
項４記載のタイムコード信号読取装置で、パルス幅格納
手段は直接メモリアクセスコントローラによって構成さ
れいることを特徴としている。
項４記載のタイムコード信号読取装置で、パルス幅格納
手段は直接メモリアクセスコントローラによって構成さ
れいることを特徴としている。
【００１８】すなわち請求項５記載の発明では、直接メ
モリアクセスコントローラを用いてパルス幅を順次格納
するようにしたので、ハードウェア規模の縮小化および
低コスト化を図ることができる。
モリアクセスコントローラを用いてパルス幅を順次格納
するようにしたので、ハードウェア規模の縮小化および
低コスト化を図ることができる。
【００１９】
【００２０】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２１】図１は、本発明の一実施例におけるＬＴＣ
信号読取装置の構成の概要を表わしたものである。本実
施例におけるＬＴＣ信号読取装置１０は、バス１１を介
して、ＣＰＵ１２、読み出し専用メモリ（Read Only Me
mory：以下、ＲＯＭと略す。）１３、ランダムアクセス
メモリ（Random Access Memory：以下、ＲＡＭと略
す。）１４、割り込みコントローラ（INTerrupt Contro
ller:以下、ＩＮＴＣと略す。）１５、同期検出回路１
６およびＬＴＣ信号検出回路１７が互いに接続されてい
る。
信号読取装置の構成の概要を表わしたものである。本実
施例におけるＬＴＣ信号読取装置１０は、バス１１を介
して、ＣＰＵ１２、読み出し専用メモリ（Read Only Me
mory：以下、ＲＯＭと略す。）１３、ランダムアクセス
メモリ（Random Access Memory：以下、ＲＡＭと略
す。）１４、割り込みコントローラ（INTerrupt Contro
ller:以下、ＩＮＴＣと略す。）１５、同期検出回路１
６およびＬＴＣ信号検出回路１７が互いに接続されてい
る。
【００２２】ＣＰＵ１２は、ＲＯＭ１３に格納されてい
る所定のＬＴＣ信号読み取り制御プログラムを逐次読み
出して実行することができる。
る所定のＬＴＣ信号読み取り制御プログラムを逐次読み
出して実行することができる。
【００２３】ＲＯＭ１３は、本実施例におけるＬＴＣ信
号読取装置における制御プログラムとしてのＬＴＣ信号
読み取り制御プログラムをあらかじめ記憶している。
号読取装置における制御プログラムとしてのＬＴＣ信号
読み取り制御プログラムをあらかじめ記憶している。
【００２４】ＲＡＭ１４は、ＣＰＵ１２によってＲＯＭ
１３に格納されたＬＴＣ信号読み取り制御プログラムの
実行による処理途中結果や処理結果が、適宜書き込みあ
るいは読み出しが行われる作業領域である。本実施例に
おけるＲＡＭ１４は、ＬＴＣ信号検出回路１７によって
検出されるＬＴＣ信号のパルス幅のカウント値配列と、
このパルス幅のカウント値配列の番地を指定するポイン
タとが記憶される。
１３に格納されたＬＴＣ信号読み取り制御プログラムの
実行による処理途中結果や処理結果が、適宜書き込みあ
るいは読み出しが行われる作業領域である。本実施例に
おけるＲＡＭ１４は、ＬＴＣ信号検出回路１７によって
検出されるＬＴＣ信号のパルス幅のカウント値配列と、
このパルス幅のカウント値配列の番地を指定するポイン
タとが記憶される。
【００２５】ＩＮＴＣ１５は、同期検出回路１６および
ＬＴＣ信号検出回路１７から入力される割込要求信号１
８、１９から、ＣＰＵ１２に対して割込処理要求２０と
して出力する。ＩＮＴＣ１５は、あらかじめ割込要求信
号１８、１９によって同時に入力された場合、どちらを
優先してＣＰＵ１２に対して割込処理を要求するかが決
められている。ＩＮＴＣ１５は、割込要求信号１８、１
９を受信したとき、いずれか一方のみを識別する割込処
理要求２０としてＣＰＵ１２に対して出力する。
ＬＴＣ信号検出回路１７から入力される割込要求信号１
８、１９から、ＣＰＵ１２に対して割込処理要求２０と
して出力する。ＩＮＴＣ１５は、あらかじめ割込要求信
号１８、１９によって同時に入力された場合、どちらを
優先してＣＰＵ１２に対して割込処理を要求するかが決
められている。ＩＮＴＣ１５は、割込要求信号１８、１
９を受信したとき、いずれか一方のみを識別する割込処
理要求２０としてＣＰＵ１２に対して出力する。
【００２６】同期検出回路１６は、第１のタイマコント
ロールユニット（Timer Control Unit：以下、ＴＣＵと
略す。）２１を備えている。第１のＴＣＵ２１は、図示
しない外部装置から映像信号の１フレーム単位に入力さ
れるフレーム同期パルス２２の立ち下がりエッジを検出
するエッジ検出器２３と、図示しない外部のクロック発
生器により生成された所定周波数のクロックをカウント
するタイマ部２４と、エッジ検出器２３によって所定の
エッジが検出されたときタイマ部２４によってカウント
されたカウント値を保持するキャプチャレジスタ２５と
を備えている。このような同期検出回路１６は、入力さ
れるフレーム同期パルス２２を基準に、このフレーム同
期パルス２２の周期をタイマ部２４に入力される外部の
クロック発生器によって生成される所定周波数のクロッ
クでカウントする。キャプチャレジスタ２５に保持され
るカウント値は、フレーム周期に相当し、フレーム周期
がＮＴＳＣ方式（３３．３ｍｓ）とＰＡＬ方式（４０ｍ
ｓ）とで異なるため、例えばフレーム周期を３２０で割
った値をＬＴＣビット検出する際の基準値としている。
ロールユニット（Timer Control Unit：以下、ＴＣＵと
略す。）２１を備えている。第１のＴＣＵ２１は、図示
しない外部装置から映像信号の１フレーム単位に入力さ
れるフレーム同期パルス２２の立ち下がりエッジを検出
するエッジ検出器２３と、図示しない外部のクロック発
生器により生成された所定周波数のクロックをカウント
するタイマ部２４と、エッジ検出器２３によって所定の
エッジが検出されたときタイマ部２４によってカウント
されたカウント値を保持するキャプチャレジスタ２５と
を備えている。このような同期検出回路１６は、入力さ
れるフレーム同期パルス２２を基準に、このフレーム同
期パルス２２の周期をタイマ部２４に入力される外部の
クロック発生器によって生成される所定周波数のクロッ
クでカウントする。キャプチャレジスタ２５に保持され
るカウント値は、フレーム周期に相当し、フレーム周期
がＮＴＳＣ方式（３３．３ｍｓ）とＰＡＬ方式（４０ｍ
ｓ）とで異なるため、例えばフレーム周期を３２０で割
った値をＬＴＣビット検出する際の基準値としている。
【００２７】ＬＴＣ信号検出回路１７は、第２のＴＣＵ
２６と、直接メモリアクセスコントローラ（Direct Mem
ory Access Controller：以下、ＤＭＡＣと略す。）２
７とを備えている。第２のＴＣＵ２６は、入力されるＬ
ＴＣ信号２８の立ち上がりエッジおよび立ち下がりエッ
ジを検出するエッジ検出器２９と、タイマ部２４に入力
されるクロックと同一クロックをカウントするタイマ部
３０と、エッジ検出器２９によって所定のエッジが検出
されたときタイマ部３０によってカウントされたカウン
ト値を保持するキャプチャレジスタ３１とを備えてい
る。また、エッジ検出器２９は、入力されるＬＴＣ信号
２８の立ち上がりエッジおよび立ち下がりエッジを検出
したとき、ＤＭＡＣ２７に対してＤＭＡ転送要求３２を
送出する。
２６と、直接メモリアクセスコントローラ（Direct Mem
ory Access Controller：以下、ＤＭＡＣと略す。）２
７とを備えている。第２のＴＣＵ２６は、入力されるＬ
ＴＣ信号２８の立ち上がりエッジおよび立ち下がりエッ
ジを検出するエッジ検出器２９と、タイマ部２４に入力
されるクロックと同一クロックをカウントするタイマ部
３０と、エッジ検出器２９によって所定のエッジが検出
されたときタイマ部３０によってカウントされたカウン
ト値を保持するキャプチャレジスタ３１とを備えてい
る。また、エッジ検出器２９は、入力されるＬＴＣ信号
２８の立ち上がりエッジおよび立ち下がりエッジを検出
したとき、ＤＭＡＣ２７に対してＤＭＡ転送要求３２を
送出する。
【００２８】ＤＭＡＣ２７は、ＤＭＡ転送要求３２を受
信して他の転送要求との間で優先制御を行う要求優先制
御部３３と、ＣＰＵ１２によって所定の転送設定が行わ
れるレジスタに対する制御を行うレジスタ制御部３４
と、ＣＰＵ１２に代わって所定の転送制御を行うバスイ
ンタフェース部３５とを備えている。このような構成の
ＤＭＡＣ２７は、あらかじめＣＰＵ１２によって転送元
の初期アドレス、転送先の初期アドレス、転送サイズお
よび転送回数が設定されている。転送元の初期アドレス
あるいは転送先の初期アドレスとしては、ＲＡＭ１４の
メモリアドレスに限らず、バス１１に接続される入出力
（Input/Output：以下、Ｉ／Ｏと略す。）装置を特定す
るＩ／Ｏアドレスを設定することができる。ここでは、
転送元の初期アドレスとして、第２のＴＣＵ２６のキャ
プチャレジスタ３１を特定するＩ／Ｏアドレスが設定さ
れる。転送先の初期アドレスとしては、ＲＡＭ１４にお
いて転送されたデータを蓄積する所定のメモリアドレス
が設定されている。転送サイズとしては、例えばキャプ
チャレジスタ３１で保持されるデータの転送単位となる
データサイズが設定される。転送回数としては、キャプ
チャレジスタ３１で保持され得る全データを転送するた
めに必要な転送回数が設定されている。
信して他の転送要求との間で優先制御を行う要求優先制
御部３３と、ＣＰＵ１２によって所定の転送設定が行わ
れるレジスタに対する制御を行うレジスタ制御部３４
と、ＣＰＵ１２に代わって所定の転送制御を行うバスイ
ンタフェース部３５とを備えている。このような構成の
ＤＭＡＣ２７は、あらかじめＣＰＵ１２によって転送元
の初期アドレス、転送先の初期アドレス、転送サイズお
よび転送回数が設定されている。転送元の初期アドレス
あるいは転送先の初期アドレスとしては、ＲＡＭ１４の
メモリアドレスに限らず、バス１１に接続される入出力
（Input/Output：以下、Ｉ／Ｏと略す。）装置を特定す
るＩ／Ｏアドレスを設定することができる。ここでは、
転送元の初期アドレスとして、第２のＴＣＵ２６のキャ
プチャレジスタ３１を特定するＩ／Ｏアドレスが設定さ
れる。転送先の初期アドレスとしては、ＲＡＭ１４にお
いて転送されたデータを蓄積する所定のメモリアドレス
が設定されている。転送サイズとしては、例えばキャプ
チャレジスタ３１で保持されるデータの転送単位となる
データサイズが設定される。転送回数としては、キャプ
チャレジスタ３１で保持され得る全データを転送するた
めに必要な転送回数が設定されている。
【００２９】また、レジスタ制御部３４は、フレーム同
期パルス内にあらかじめ設定された転送回数を超えたと
きは、ＩＮＴＣ１５に対してＤＭＡ転送終了割込処理要
求を示す割込要求信号１９を送出することができるよう
になっている。
期パルス内にあらかじめ設定された転送回数を超えたと
きは、ＩＮＴＣ１５に対してＤＭＡ転送終了割込処理要
求を示す割込要求信号１９を送出することができるよう
になっている。
【００３０】このようなＤＭＡＣ２７は、第２のＴＣＵ
２６からＤＭＡ転送要求３２が受信されると、要求優先
制御部３３によりＤＭＡ転送起動パルスが出力される。
ＤＭＡ転送起動パルスが入力されたレジスタ制御部３４
は、ＣＰＵ１２に対して図示しない転送要求信号を送出
する。そして、ＣＰＵ１２からこの転送要求信号に対応
する転送承認信号を受信し、ＣＰＵ１２によってバス１
１の制御権が譲渡されると、ＤＭＡＣ２７はバスインタ
フェース部３５から独自に、転送元となるキャプチャレ
ジスタ３１および転送先となるＲＡＭ１４に対してバス
制御信号を出力して、直接キャプチャレジスタ３１に保
持されているデータをあらかじめ設定された転送サイズ
単位で、転送回数分だけ転送する。
２６からＤＭＡ転送要求３２が受信されると、要求優先
制御部３３によりＤＭＡ転送起動パルスが出力される。
ＤＭＡ転送起動パルスが入力されたレジスタ制御部３４
は、ＣＰＵ１２に対して図示しない転送要求信号を送出
する。そして、ＣＰＵ１２からこの転送要求信号に対応
する転送承認信号を受信し、ＣＰＵ１２によってバス１
１の制御権が譲渡されると、ＤＭＡＣ２７はバスインタ
フェース部３５から独自に、転送元となるキャプチャレ
ジスタ３１および転送先となるＲＡＭ１４に対してバス
制御信号を出力して、直接キャプチャレジスタ３１に保
持されているデータをあらかじめ設定された転送サイズ
単位で、転送回数分だけ転送する。
【００３１】このようなＬＴＣ信号読取装置は、例えば
複数のＴＣＵおよびＤＭＡＣを備える、いわゆるシング
ルチップＲＩＳＣ（Reduced Instruction Set Compute
r）で実現することができる。
複数のＴＣＵおよびＤＭＡＣを備える、いわゆるシング
ルチップＲＩＳＣ（Reduced Instruction Set Compute
r）で実現することができる。
【００３２】以下、本実施例におけるＬＴＣ信号読取装
置の動作について説明する。
置の動作について説明する。
【００３３】まず、ＣＰＵ１２より、ＬＴＣ信号検出回
路１７のＤＭＡＣ２７のレジスタ制御部３４を経て、Ｄ
ＭＡＣ２７のＤＭＡ転送制御レジスタである転送元初期
アドレスおよび転送先初期アドレスに、第２のタイマ２
６のキャプチャレジスタ３１を特定するＩ／Ｏアドレス
およびＲＡＭ１４のパルス幅カウント値配列の先頭番地
が設定される。また、ＤＭＡ転送制御レジスタであるＤ
ＭＡ転送サイズには、各配列の大きさに対応するデータ
単位が設定され、ＤＭＡ転送制御レジスタであるＤＭＡ
転送回数にはパルス幅カウント値配列の大きさに対応す
る１６０回が設定される。
路１７のＤＭＡＣ２７のレジスタ制御部３４を経て、Ｄ
ＭＡＣ２７のＤＭＡ転送制御レジスタである転送元初期
アドレスおよび転送先初期アドレスに、第２のタイマ２
６のキャプチャレジスタ３１を特定するＩ／Ｏアドレス
およびＲＡＭ１４のパルス幅カウント値配列の先頭番地
が設定される。また、ＤＭＡ転送制御レジスタであるＤ
ＭＡ転送サイズには、各配列の大きさに対応するデータ
単位が設定され、ＤＭＡ転送制御レジスタであるＤＭＡ
転送回数にはパルス幅カウント値配列の大きさに対応す
る１６０回が設定される。
【００３４】ＬＴＣ信号検出回路１７には、図示しない
波形整形回路を介して２値のパルス波形に変換されたＬ
ＴＣ信号２８が入力される。ＬＴＣ信号検出回路１７に
おいて、第２のＴＣＵ２６のエッジ検出器２９は、ＬＴ
Ｃ信号２８の立ち上がりエッジあるいは立ち下がりエッ
ジを検出する。エッジ検出器２９によってこれらエッジ
が検出されるたびに、キャプチャレジスタ３１に対して
ラッチパルスを送出するとともに、タイマ部３０を初期
化するためのクリアパルスを送出する。タイマ部３０
は、図示しないクロック発生器によって生成された所定
周波数のクロックをカウントしており、エッジ検出器２
９からクリアパルスを受信したとき、タイマ部３０でカ
ウントしたカウント値をキャプチャレジスタ３１に供給
する。キャプチャレジスタ３１は、エッジ検出器２９か
らラッチパルスを受信したとき、タイマ部３０によって
供給されたカウント値を保持する。このようにキャプチ
ャレジスタ３１に保持されるカウント値は、ＬＴＣ信号
２８のパルス幅カウント値となる。
波形整形回路を介して２値のパルス波形に変換されたＬ
ＴＣ信号２８が入力される。ＬＴＣ信号検出回路１７に
おいて、第２のＴＣＵ２６のエッジ検出器２９は、ＬＴ
Ｃ信号２８の立ち上がりエッジあるいは立ち下がりエッ
ジを検出する。エッジ検出器２９によってこれらエッジ
が検出されるたびに、キャプチャレジスタ３１に対して
ラッチパルスを送出するとともに、タイマ部３０を初期
化するためのクリアパルスを送出する。タイマ部３０
は、図示しないクロック発生器によって生成された所定
周波数のクロックをカウントしており、エッジ検出器２
９からクリアパルスを受信したとき、タイマ部３０でカ
ウントしたカウント値をキャプチャレジスタ３１に供給
する。キャプチャレジスタ３１は、エッジ検出器２９か
らラッチパルスを受信したとき、タイマ部３０によって
供給されたカウント値を保持する。このようにキャプチ
ャレジスタ３１に保持されるカウント値は、ＬＴＣ信号
２８のパルス幅カウント値となる。
【００３５】また、エッジ検出器２９は、上述したＬＴ
Ｃ信号の立ち上がりエッジあるいは立ち下がりエッジを
検出するたびに、ＤＭＡＣ２７に対してＤＭＡ転送要求
信号３２を送出する。
Ｃ信号の立ち上がりエッジあるいは立ち下がりエッジを
検出するたびに、ＤＭＡＣ２７に対してＤＭＡ転送要求
信号３２を送出する。
【００３６】ＤＭＡＣ２７の要求優先制御部３３は、第
２のＴＣＵ２６のエッジ検出器２９からＤＭＡ転送要求
信号３２を受信すると、あらかじめ設定されている優先
設定情報にしたがってレジスタ制御部３４に対して最優
先のＤＭＡ転送要求を行う。ここで、第２のＴＣＵ２６
のエッジ検出器２９からＤＭＡ転送要求信号３２が最優
先であるものとすると、レジスタ制御部３４はＤＭＡ転
送を起動し、所定の値に設定されているＤＭＡ転送制御
レジスタにしたがって、第２のＴＣＵ２６のキャプチャ
レジスタ３１に保持されたパルス幅カウント値を、ＲＡ
Ｍ１４のパルス幅カウント値配列を示すメモリアドレス
にＤＭＡ転送させる。この転送後、レジスタ制御部３４
は、転送先アドレスを転送サイズ分だけアドレスを増加
させる。
２のＴＣＵ２６のエッジ検出器２９からＤＭＡ転送要求
信号３２を受信すると、あらかじめ設定されている優先
設定情報にしたがってレジスタ制御部３４に対して最優
先のＤＭＡ転送要求を行う。ここで、第２のＴＣＵ２６
のエッジ検出器２９からＤＭＡ転送要求信号３２が最優
先であるものとすると、レジスタ制御部３４はＤＭＡ転
送を起動し、所定の値に設定されているＤＭＡ転送制御
レジスタにしたがって、第２のＴＣＵ２６のキャプチャ
レジスタ３１に保持されたパルス幅カウント値を、ＲＡ
Ｍ１４のパルス幅カウント値配列を示すメモリアドレス
にＤＭＡ転送させる。この転送後、レジスタ制御部３４
は、転送先アドレスを転送サイズ分だけアドレスを増加
させる。
【００３７】図２は、ＲＡＭ１４に格納されるパルス幅
カウント値の構成の概要を表わしたものである。ＲＡＭ
１４には、同図（ａ）に示すようにエッジ検出器２９に
よって検出されるパルスごとに、キャプチャレジスタ３
１によって保持されたタイマ部３０によるカウント値が
格納される。本実施例におけるＬＴＣ信号読取装置１０
に入力されるＬＴＣ信号２８は、図７、図８あるいは図
９、図１０に示すように８０ビット長であり、さらに各
ビット周期ごとに、ビット値が“１”である場合ビット
の中央で反転され、ビット値が“０”である場合ビット
の中央で反転されずにビット値境界で反転するデジタル
変調方式としてのバイフェーズマーク変調方式で記録さ
れるため、最大１６０個のパルス幅カウント値を格納す
るため、０番地から１５９番地まで確保されている。こ
れら各番地のパルス幅カウント値に対しては、同図
（ｂ）に示すバッファポインタを用いて参照する。この
バッファポインタは、パルス幅カウント値配列の番地が
指定される。例えば、同図（ｂ）に示すようにバッファ
ポインタに“２”を指定することで、パルス幅カウント
値配列の２番地にアクセスすることができる。
カウント値の構成の概要を表わしたものである。ＲＡＭ
１４には、同図（ａ）に示すようにエッジ検出器２９に
よって検出されるパルスごとに、キャプチャレジスタ３
１によって保持されたタイマ部３０によるカウント値が
格納される。本実施例におけるＬＴＣ信号読取装置１０
に入力されるＬＴＣ信号２８は、図７、図８あるいは図
９、図１０に示すように８０ビット長であり、さらに各
ビット周期ごとに、ビット値が“１”である場合ビット
の中央で反転され、ビット値が“０”である場合ビット
の中央で反転されずにビット値境界で反転するデジタル
変調方式としてのバイフェーズマーク変調方式で記録さ
れるため、最大１６０個のパルス幅カウント値を格納す
るため、０番地から１５９番地まで確保されている。こ
れら各番地のパルス幅カウント値に対しては、同図
（ｂ）に示すバッファポインタを用いて参照する。この
バッファポインタは、パルス幅カウント値配列の番地が
指定される。例えば、同図（ｂ）に示すようにバッファ
ポインタに“２”を指定することで、パルス幅カウント
値配列の２番地にアクセスすることができる。
【００３８】このようにＬＴＣ信号の立ち上がりエッジ
あるいは立ち下がりエッジが検出されるたびに、パルス
幅カウント値配列の参照番地を示すバッファポインタが
増加され、順次ＬＴＣ信号のパルス幅を示すパルス幅カ
ウント値がキャプチャレジスタ３１から転送されて蓄積
される。
あるいは立ち下がりエッジが検出されるたびに、パルス
幅カウント値配列の参照番地を示すバッファポインタが
増加され、順次ＬＴＣ信号のパルス幅を示すパルス幅カ
ウント値がキャプチャレジスタ３１から転送されて蓄積
される。
【００３９】ＬＴＣ信号２８がＬＴＣ信号検出回路１７
で検出される一方で、映像信号の１フレーム単位でフレ
ーム同期パルス２２が同期検出回路１６で検出される。
で検出される一方で、映像信号の１フレーム単位でフレ
ーム同期パルス２２が同期検出回路１６で検出される。
【００４０】同期検出回路１６の第１のＴＣＵ２１にお
けるエッジ検出器２３は、フレーム同期パルス２２の立
ち下がりエッジを検出する。エッジ検出器２３は、フレ
ーム同期パルス２２の立ち下がりエッジを検出するごと
に、キャプチャレジスタ２５に対してラッチパルスを送
出するとともに、タイマ部２４を初期化するためのクリ
アパルスを送出する。タイマ部２４は、図示しないクロ
ック発生器によって生成された所定周波数のクロックを
カウントしており、エッジ検出器２３からクリアパルス
を受信したとき、タイマ部２４でカウントしたカウント
値をキャプチャレジスタ２５に供給する。キャプチャレ
ジスタ２５は、エッジ検出器２３からラッチパルスを受
信したとき、タイマ部２４によって供給されたカウント
値を保持する。このようにキャプチャレジスタ２５に保
持されるカウント値は、フレーム同期パルス２２の周期
となる。
けるエッジ検出器２３は、フレーム同期パルス２２の立
ち下がりエッジを検出する。エッジ検出器２３は、フレ
ーム同期パルス２２の立ち下がりエッジを検出するごと
に、キャプチャレジスタ２５に対してラッチパルスを送
出するとともに、タイマ部２４を初期化するためのクリ
アパルスを送出する。タイマ部２４は、図示しないクロ
ック発生器によって生成された所定周波数のクロックを
カウントしており、エッジ検出器２３からクリアパルス
を受信したとき、タイマ部２４でカウントしたカウント
値をキャプチャレジスタ２５に供給する。キャプチャレ
ジスタ２５は、エッジ検出器２３からラッチパルスを受
信したとき、タイマ部２４によって供給されたカウント
値を保持する。このようにキャプチャレジスタ２５に保
持されるカウント値は、フレーム同期パルス２２の周期
となる。
【００４１】また、エッジ検出器２３は、フレーム同期
パルス２２の立ち下がりエッジを検出するごとに、ＩＮ
ＴＣ１５に対して割込要求信号１８を送出して、ＣＰＵ
１２による入力ＬＴＣ信号の判別処理を行わせる。すな
わち、映像信号の１フレームごとにＬＴＣ信号の判別処
理を行って、時間情報を取得する。さらに、ＬＴＣ信号
検出回路１７のＤＭＡＣ２７のレジスタ制御部３４から
は、あらかじめ設定されたＤＭＡ転送回数を超えたと
き、ＩＮＴＣ１５に対してＤＭＡ転送終了割り込み処理
要求として割込要求信号１９を送出して、ＣＰＵ１２に
よる入力ＬＴＣ信号の判別処理を行わせる。ＤＭＡ転送
終了割り込み処理要求は、１倍速の場合、映像信号の１
フレーム単位にフレーム同期パルス２２が入力されるた
びにＤＭＡ転送回数の初期化が行われるため発生しな
い。しかし、１倍速を超える場合、あらかじめＲＡＭ１
４に設けられたパルス幅カウント値配列以上のパルス幅
カウント値が蓄積されてしまうことを避けるために発生
する。
パルス２２の立ち下がりエッジを検出するごとに、ＩＮ
ＴＣ１５に対して割込要求信号１８を送出して、ＣＰＵ
１２による入力ＬＴＣ信号の判別処理を行わせる。すな
わち、映像信号の１フレームごとにＬＴＣ信号の判別処
理を行って、時間情報を取得する。さらに、ＬＴＣ信号
検出回路１７のＤＭＡＣ２７のレジスタ制御部３４から
は、あらかじめ設定されたＤＭＡ転送回数を超えたと
き、ＩＮＴＣ１５に対してＤＭＡ転送終了割り込み処理
要求として割込要求信号１９を送出して、ＣＰＵ１２に
よる入力ＬＴＣ信号の判別処理を行わせる。ＤＭＡ転送
終了割り込み処理要求は、１倍速の場合、映像信号の１
フレーム単位にフレーム同期パルス２２が入力されるた
びにＤＭＡ転送回数の初期化が行われるため発生しな
い。しかし、１倍速を超える場合、あらかじめＲＡＭ１
４に設けられたパルス幅カウント値配列以上のパルス幅
カウント値が蓄積されてしまうことを避けるために発生
する。
【００４２】図３は、このような割込要求信号による入
力ＬＴＣ信号の判別処理を行うＲＯＭ１３に格納された
ＬＴＣ信号読み取り制御プログラムの一例の処理内容の
概要を表わしたものである。まず、ＣＰＵ１２は、割込
要求信号１８に対応してＩＮＴＣ１５を介して通知され
るフレーム同期パルス２２の立ち下がりエッジの検出
か、割込要求信号１９に対応してＩＮＴＣ１５を介して
通知されるＤＭＡ転送終了割り込み要求のいずれかによ
り、割込処理が起動されると、まず入力ＬＴＣ信号のビ
ット値判別を行う（ステップＳ４０）。
力ＬＴＣ信号の判別処理を行うＲＯＭ１３に格納された
ＬＴＣ信号読み取り制御プログラムの一例の処理内容の
概要を表わしたものである。まず、ＣＰＵ１２は、割込
要求信号１８に対応してＩＮＴＣ１５を介して通知され
るフレーム同期パルス２２の立ち下がりエッジの検出
か、割込要求信号１９に対応してＩＮＴＣ１５を介して
通知されるＤＭＡ転送終了割り込み要求のいずれかによ
り、割込処理が起動されると、まず入力ＬＴＣ信号のビ
ット値判別を行う（ステップＳ４０）。
【００４３】ステップＳ４０において、ＣＰＵ１２は、
ＬＴＣ信号検出回路１７の第２のＴＣＵ２６におけるキ
ャプチャレジスタ３１に一時的に保持された入力ＬＴＣ
信号２８のパルス幅カウント値が、ＤＭＡＣ２７によっ
てＲＡＭ１４に転送されたパルス幅カウント値配列の各
番地データごとに、入力ＬＴＣ信号のビット値を判別す
る。すなわち、ビット値“０”のときのパルス幅カウン
ト値をＴとすると、“０．７５×Ｔ”をスレッショルド
値として、その次のパルス幅カウント値が“０．７５×
Ｔ”よりも短いときはビット値を“１”と判断し、
“０．７５×Ｔ”よりも長いときはビット値を“０”と
判断する。また、ビット値“１”のときのパルス幅カウ
ント値をＴ´とすると、“０．７５×Ｔ´”をスレッシ
ョルド値として、その次のパルス幅カウント値が“０．
７５×Ｔ´”よりも短いときはビット値を“１”と判断
し、“０．７５×Ｔ´”よりも長いときはビット値を
“０”と判断する。ただし、２回連続してビット値が
“１”であると判断されたときに初めてビット値“１”
が確定する。
ＬＴＣ信号検出回路１７の第２のＴＣＵ２６におけるキ
ャプチャレジスタ３１に一時的に保持された入力ＬＴＣ
信号２８のパルス幅カウント値が、ＤＭＡＣ２７によっ
てＲＡＭ１４に転送されたパルス幅カウント値配列の各
番地データごとに、入力ＬＴＣ信号のビット値を判別す
る。すなわち、ビット値“０”のときのパルス幅カウン
ト値をＴとすると、“０．７５×Ｔ”をスレッショルド
値として、その次のパルス幅カウント値が“０．７５×
Ｔ”よりも短いときはビット値を“１”と判断し、
“０．７５×Ｔ”よりも長いときはビット値を“０”と
判断する。また、ビット値“１”のときのパルス幅カウ
ント値をＴ´とすると、“０．７５×Ｔ´”をスレッシ
ョルド値として、その次のパルス幅カウント値が“０．
７５×Ｔ´”よりも短いときはビット値を“１”と判断
し、“０．７５×Ｔ´”よりも長いときはビット値を
“０”と判断する。ただし、２回連続してビット値が
“１”であると判断されたときに初めてビット値“１”
が確定する。
【００４４】図４は、入力ＬＴＣ信号とパルス幅カウン
ト値との関係を表わしたものである。同図（ａ）は、図
示しない波形整形回路を介して２値のパルス波形に変換
されたＬＴＣ信号２８を示す。同図（ｂ）は、このよう
なＬＴＣ信号２８の立ち上がりエッジおよび立ち下がり
エッジの間のパルス幅カウント値を格納したパルス幅カ
ウント値配列を示す。このようにＬＴＣ信号２８の立ち
上がりエッジおよび立ち下がりエッジを検出することに
よって、各パルス幅ごとにパルス幅カウント値が格納さ
れる。ここでは、０番地および１番地にはカウント値
“Ｔ”、２番地にはカウント値“２Ｔ”、３番地および
４番地にはカウント値“Ｔ”、そして５番地にはカウン
ト値“２Ｔ”が格納される。
ト値との関係を表わしたものである。同図（ａ）は、図
示しない波形整形回路を介して２値のパルス波形に変換
されたＬＴＣ信号２８を示す。同図（ｂ）は、このよう
なＬＴＣ信号２８の立ち上がりエッジおよび立ち下がり
エッジの間のパルス幅カウント値を格納したパルス幅カ
ウント値配列を示す。このようにＬＴＣ信号２８の立ち
上がりエッジおよび立ち下がりエッジを検出することに
よって、各パルス幅ごとにパルス幅カウント値が格納さ
れる。ここでは、０番地および１番地にはカウント値
“Ｔ”、２番地にはカウント値“２Ｔ”、３番地および
４番地にはカウント値“Ｔ”、そして５番地にはカウン
ト値“２Ｔ”が格納される。
【００４５】例えば同図（ｃ）に示すように、ＣＰＵ１
２は、１番地のビット値が“１”に確定しているとき、
２番地のパルス幅カウント値は“０．７５×Ｔ”よりも
長いので、ビット値が“０”であると判定する。また、
３番地のパルス幅カウント値は、“０”に確定した２番
地のパルス幅カウント値の０．７５倍よりも短いので、
ビット値が“１”であると判定する。
２は、１番地のビット値が“１”に確定しているとき、
２番地のパルス幅カウント値は“０．７５×Ｔ”よりも
長いので、ビット値が“０”であると判定する。また、
３番地のパルス幅カウント値は、“０”に確定した２番
地のパルス幅カウント値の０．７５倍よりも短いので、
ビット値が“１”であると判定する。
【００４６】このようなビット値判別処理に関する技術
は、例えば特開平１０−２８９５３５号公報に開示され
ている。
は、例えば特開平１０−２８９５３５号公報に開示され
ている。
【００４７】図３に戻って説明を続ける。上述したよう
にステップＳ４０で、ＬＴＣ信号のビット値を判別した
後、ＣＰＵ１２はタイムコードの時間情報を抽出する
（ステップＳ４１）。すなわち、ステップＳ４０で判別
したビット列から図７、図８あるいは図９、図１０に示
したフォーマット構成されたＬＴＣ信号を抽出し、所定
の時間情報“時分秒”および“フレーム”などの情報を
取得する。その後、ＤＭＡＣ２７のレジスタ制御部３４
に対して、ＤＭＡ転送の転送先アドレスおよ転送回数の
初期化を行って（ステップＳ４２）、続いて入力される
ＬＴＣ信号のパルス幅の計数に備える（エンド）。
にステップＳ４０で、ＬＴＣ信号のビット値を判別した
後、ＣＰＵ１２はタイムコードの時間情報を抽出する
（ステップＳ４１）。すなわち、ステップＳ４０で判別
したビット列から図７、図８あるいは図９、図１０に示
したフォーマット構成されたＬＴＣ信号を抽出し、所定
の時間情報“時分秒”および“フレーム”などの情報を
取得する。その後、ＤＭＡＣ２７のレジスタ制御部３４
に対して、ＤＭＡ転送の転送先アドレスおよ転送回数の
初期化を行って（ステップＳ４２）、続いて入力される
ＬＴＣ信号のパルス幅の計数に備える（エンド）。
【００４８】このようにＣＰＵ１２は、フレーム同期パ
ルス２２の立ち下がりエッジが検出されたことによって
起動されたフレーム同期割込処理により、前フレーム同
期パルス内に入力されたＬＴＣ信号を検出し、あるいは
所定の転送回数を超えたときに起動されたＤＭＡ転送終
了割込処理により、１倍速を超えて入力されるＬＴＣ信
号を検出する。
ルス２２の立ち下がりエッジが検出されたことによって
起動されたフレーム同期割込処理により、前フレーム同
期パルス内に入力されたＬＴＣ信号を検出し、あるいは
所定の転送回数を超えたときに起動されたＤＭＡ転送終
了割込処理により、１倍速を超えて入力されるＬＴＣ信
号を検出する。
【００４９】以下、このような割込処理とＬＴＣ信号の
関係について、タイミングチャートを参照しながら説明
する。
関係について、タイミングチャートを参照しながら説明
する。
【００５０】図５は、１倍速でフレームに同期したＬＴ
Ｃ信号とフレーム同期割込処理の関係を表わしたもので
ある。同図（ａ）に示すようにフレーム同期パルス２２
が入力され、同図（ｂ）に示すように１倍速でフレーム
に同期してＬＴＣ信号が入力されているものとする。
Ｃ信号とフレーム同期割込処理の関係を表わしたもので
ある。同図（ａ）に示すようにフレーム同期パルス２２
が入力され、同図（ｂ）に示すように１倍速でフレーム
に同期してＬＴＣ信号が入力されているものとする。
【００５１】ＬＴＣ信号検出回路１７は、同図（ｂ）に
示すＬＴＣ信号の立ち上がりエッジおよび立ち下がりエ
ッジを検出して、各パルス幅を計数し、キャプチャレジ
スタ３１に保持する。キャプチャレジスタ３１に保持さ
れたパルス幅カウント値は、その都度ＤＭＡＣ２７によ
りＲＡＭ１４に対してＤＭＡ転送４５1〜４５Mが行わ
れ、同図（ｃ）に示すようにパルス幅カウント値配列に
格納される。一方、同期検出回路１６では、第１のＴＣ
Ｕ２１でフレーム同期パルス２２の立ち下がりエッジの
検出を監視しており、これを検出したときには割込要求
信号１８としてＩＮＴＣ１５を介してＣＰＵ１２にフレ
ーム同期割込処理を要求する。すなわち、同図（ｄ）に
示すようにフレーム同期パルス２２の立ち下がりエッジ
により、前フレームのパルス幅カウント値に対して図３
に示したようなフレーム割込処理４６N-1、４６Nが行わ
れる。
示すＬＴＣ信号の立ち上がりエッジおよび立ち下がりエ
ッジを検出して、各パルス幅を計数し、キャプチャレジ
スタ３１に保持する。キャプチャレジスタ３１に保持さ
れたパルス幅カウント値は、その都度ＤＭＡＣ２７によ
りＲＡＭ１４に対してＤＭＡ転送４５1〜４５Mが行わ
れ、同図（ｃ）に示すようにパルス幅カウント値配列に
格納される。一方、同期検出回路１６では、第１のＴＣ
Ｕ２１でフレーム同期パルス２２の立ち下がりエッジの
検出を監視しており、これを検出したときには割込要求
信号１８としてＩＮＴＣ１５を介してＣＰＵ１２にフレ
ーム同期割込処理を要求する。すなわち、同図（ｄ）に
示すようにフレーム同期パルス２２の立ち下がりエッジ
により、前フレームのパルス幅カウント値に対して図３
に示したようなフレーム割込処理４６N-1、４６Nが行わ
れる。
【００５２】図６は、１倍速を超えて入力されるＬＴＣ
信号とＤＭＡ転送終了割込処理の関係を表わしたもので
ある。同図（ａ）に示すようにフレーム同期パルス２２
が入力され、同図（ｂ）に示すように１倍速を超えてＬ
ＴＣ信号が入力されているものとする。
信号とＤＭＡ転送終了割込処理の関係を表わしたもので
ある。同図（ａ）に示すようにフレーム同期パルス２２
が入力され、同図（ｂ）に示すように１倍速を超えてＬ
ＴＣ信号が入力されているものとする。
【００５３】ＬＴＣ信号検出回路１７は、同図（ｂ）に
示すＬＴＣ信号の立ち上がりエッジおよび立ち下がりエ
ッジを検出して、各パルス幅を計数し、キャプチャレジ
スタ３１に保持する。キャプチャレジスタ３１に保持さ
れたパルス幅カウント値は、その都度ＤＭＡＣ２７によ
りＲＡＭ１４に対してＤＭＡ転送４７が行われ、同図
（ｃ）に示すようにパルス幅カウント値配列に格納され
る。一方、ＤＭＡＣ２７のレジスタ制御部３４は、あら
かじめ設定された転送回数である１６０回を超えたと
き、割込要求信号１９としてＩＮＴＣ１５を介してＣＰ
Ｕ１２にＤＭＡ転送終了割込処理を要求する。すなわ
ち、同図（ｄ）に示すようにＤＭＡ転送が１６０回行わ
れると、図３に示したようなＤＭＡ転送終了割込処理４
８が行われる。
示すＬＴＣ信号の立ち上がりエッジおよび立ち下がりエ
ッジを検出して、各パルス幅を計数し、キャプチャレジ
スタ３１に保持する。キャプチャレジスタ３１に保持さ
れたパルス幅カウント値は、その都度ＤＭＡＣ２７によ
りＲＡＭ１４に対してＤＭＡ転送４７が行われ、同図
（ｃ）に示すようにパルス幅カウント値配列に格納され
る。一方、ＤＭＡＣ２７のレジスタ制御部３４は、あら
かじめ設定された転送回数である１６０回を超えたと
き、割込要求信号１９としてＩＮＴＣ１５を介してＣＰ
Ｕ１２にＤＭＡ転送終了割込処理を要求する。すなわ
ち、同図（ｄ）に示すようにＤＭＡ転送が１６０回行わ
れると、図３に示したようなＤＭＡ転送終了割込処理４
８が行われる。
【００５４】このように本実施例におけるＬＴＣ信号読
取装置では、ＬＴＣ信号検出回路１７の第２のＴＣＵ２
６でＬＴＣ信号の立ち上がりエッジおよび立ち下がりエ
ッジを検出して、その間のタイマ部３０のカウント値を
キャプチャレジスタ３１に保持し、その都度ＤＭＡＣ２
７によりＲＡＭ１４にＤＭＡ転送するようにした。これ
により、ＣＰＵ１２は１倍速でフレームに同期してＬＴ
Ｃ信号が入力される場合、同期検出回路１６で検出され
るフレーム同期パルス２２の立ち下がりエッジの検出に
よる１フレームに１度だけフレーム同期パルス割込処理
が起動されるだけであるため、割込処理のオーバヘッド
による処理遅延を大幅に削減することができるようにな
る。また、１倍速を超えてＬＴＣ信号が入力される場
合、所定のＤＭＡ転送回数を超えたときＤＭＡ転送終了
割込処理を起動するようにしたので、最大限の間隔でＬ
ＴＣ信号の判別処理を行うことができ、処理に伴う遅延
を最小限に抑えることができる。
取装置では、ＬＴＣ信号検出回路１７の第２のＴＣＵ２
６でＬＴＣ信号の立ち上がりエッジおよび立ち下がりエ
ッジを検出して、その間のタイマ部３０のカウント値を
キャプチャレジスタ３１に保持し、その都度ＤＭＡＣ２
７によりＲＡＭ１４にＤＭＡ転送するようにした。これ
により、ＣＰＵ１２は１倍速でフレームに同期してＬＴ
Ｃ信号が入力される場合、同期検出回路１６で検出され
るフレーム同期パルス２２の立ち下がりエッジの検出に
よる１フレームに１度だけフレーム同期パルス割込処理
が起動されるだけであるため、割込処理のオーバヘッド
による処理遅延を大幅に削減することができるようにな
る。また、１倍速を超えてＬＴＣ信号が入力される場
合、所定のＤＭＡ転送回数を超えたときＤＭＡ転送終了
割込処理を起動するようにしたので、最大限の間隔でＬ
ＴＣ信号の判別処理を行うことができ、処理に伴う遅延
を最小限に抑えることができる。
【００５５】
【発明の効果】以上説明したように請求項１記載の発明
によれば、１倍速でフレームに同期してタイムコードが
入力される場合、フレーム同期パルス信号のエッジ検出
による１フレームに１度だけフレーム同期パルス割込処
理が起動されるだけであるため、割込処理のオーバヘッ
ドによる処理遅延を大幅に削減することができるように
なる。したがって、従来より高速度で入力されるタイム
コードの判別を行うことができるようになる。また、従
来のようにＰＬＬ回路を必要としないため、回路構成の
簡素化および低コスト化を図ることができる。
によれば、１倍速でフレームに同期してタイムコードが
入力される場合、フレーム同期パルス信号のエッジ検出
による１フレームに１度だけフレーム同期パルス割込処
理が起動されるだけであるため、割込処理のオーバヘッ
ドによる処理遅延を大幅に削減することができるように
なる。したがって、従来より高速度で入力されるタイム
コードの判別を行うことができるようになる。また、従
来のようにＰＬＬ回路を必要としないため、回路構成の
簡素化および低コスト化を図ることができる。
【００５６】また請求項２記載の発明によれば、請求項
１記載の発明の効果に加えて、１倍速を超えて入力され
るタイムコードに対応するパルス幅の格納領域をあふれ
させることなく、最大限の間隔でＬＴＣ信号の判別処理
を行うことができ、処理に伴う遅延を最小限に抑えるこ
とができる。
１記載の発明の効果に加えて、１倍速を超えて入力され
るタイムコードに対応するパルス幅の格納領域をあふれ
させることなく、最大限の間隔でＬＴＣ信号の判別処理
を行うことができ、処理に伴う遅延を最小限に抑えるこ
とができる。
【００５７】さらに請求項３記載の発明によれば、非常
に簡素な構成で、タイムコードのビット値に対応するパ
ルス幅の蓄積を行うことができ、タイムコード判別処理
の高速化に貢献することができる。
に簡素な構成で、タイムコードのビット値に対応するパ
ルス幅の蓄積を行うことができ、タイムコード判別処理
の高速化に貢献することができる。
【００５８】さらにまた請求項４記載の発明によれば、
タイムコードのパルス幅を測定するためカウント手段に
おいて、両エッジの検出のたびにカウント値を初期化す
るようにしたので、非常に簡素な構成で、タイムコード
のビット値に対応するパルス幅を連続して測定すること
が可能となる。
タイムコードのパルス幅を測定するためカウント手段に
おいて、両エッジの検出のたびにカウント値を初期化す
るようにしたので、非常に簡素な構成で、タイムコード
のビット値に対応するパルス幅を連続して測定すること
が可能となる。
【００５９】さらに請求項５記載の発明によれば、直接
メモリアクセスコントローラを用いてパルス幅を順次格
納するようにしたので、ハードウェア規模の縮小化およ
び低コスト化を図ることができる。
メモリアクセスコントローラを用いてパルス幅を順次格
納するようにしたので、ハードウェア規模の縮小化およ
び低コスト化を図ることができる。
【図１】本実施例におけるＬＴＣ信号読取装置の構成の
概要を示すブロック図である。
概要を示すブロック図である。
【図２】パルス幅カウント値配列の構成の概要を示す説
明図である。
明図である。
【図３】本実施例におけるＬＴＣ信号読み取り制御プロ
グラムの一例の処理内容の概要を示す流れ図である。
グラムの一例の処理内容の概要を示す流れ図である。
【図４】本実施例における入力ＬＴＣ信号とパルス幅カ
ウント値との関係を示すタイミングチャートである。
ウント値との関係を示すタイミングチャートである。
【図５】本実施例における１倍速でフレームに同期した
ＬＴＣ信号とフレーム同期割込処理の関係を示すタイミ
ングチャートである。
ＬＴＣ信号とフレーム同期割込処理の関係を示すタイミ
ングチャートである。
【図６】本実施例における１倍速を超えて入力されるＬ
ＴＣ信号とＤＭＡ転送終了割込処理の関係を示すタイミ
ングチャートである。
ＴＣ信号とＤＭＡ転送終了割込処理の関係を示すタイミ
ングチャートである。
【図７】ＳＭＰＴＥによって規定されるＮＴＳＣ方式カ
ラー映像信号のＬＴＣ信号の０ビット目から３９ビット
目までのフォーマット構成の概要を示す説明図である。
ラー映像信号のＬＴＣ信号の０ビット目から３９ビット
目までのフォーマット構成の概要を示す説明図である。
【図８】ＳＭＰＴＥによって規定されるＮＴＳＣ方式カ
ラー映像信号のＬＴＣ信号の４０ビット目から７９ビッ
ト目までのフォーマット構成の概要を示す説明図であ
る。
ラー映像信号のＬＴＣ信号の４０ビット目から７９ビッ
ト目までのフォーマット構成の概要を示す説明図であ
る。
【図９】ＥＢＵによって規定されるＰＡＬ方式カラー映
像信号のＬＴＣ信号の０ビット目から３９ビット目まで
のフォーマット構成の概要を示す説明図である。
像信号のＬＴＣ信号の０ビット目から３９ビット目まで
のフォーマット構成の概要を示す説明図である。
【図１０】ＥＢＵによって規定されるＰＡＬ方式カラー
映像信号のＬＴＣ信号の４０ビット目から７９ビット目
までのフォーマット構成の概要を示す説明図である。
映像信号のＬＴＣ信号の４０ビット目から７９ビット目
までのフォーマット構成の概要を示す説明図である。
１０ ＬＴＣ信号読取装置 １１ バス １２ ＣＰＵ １３ ＲＯＭ １４ ＲＡＭ １５ ＩＮＴＣ １６ 同期検出回路 １７ ＬＴＣ信号検出回路 １８、１９ 割込要求信号 ２０ 割込処理要求 ２１ 第１のＴＣＵ ２２ フレーム同期パルス ２３、２９ エッジ検出器 ２４、３０ タイマ部 ２５、３１ キャプチャレジスタ ２６ 第２のＴＣＵ ２７ ＤＭＡＣ ２８ ＬＴＣ信号 ３２ ＤＭＡ転送要求 ３３ 要求優先制御部 ３４ レジスタ制御部 ３５ バスインタフェース部
Claims (5)
- 【請求項１】 所定の時間情報が含まれるタイムコード
の立ち上がりおよび立ち下がりの両エッジを検出する第
１のエッジ検出手段と、 この第１のエッジ検出手段によって検出された両エッジ
間のパルス幅を測定するパルス幅測定手段と、 前記パルス幅を記憶するパルス幅記憶手段と、 前記第１のエッジ検出手段によって前記両エッジを検出
するごとに転送要求を送出する転送要求送出手段と、 この転送要求送出手段によって送出された転送要求に基
づいて前記パルス幅測定手段によって測定されたパルス
幅を順次前記パルス幅記憶手段に転送して格納するパル
ス幅格納手段と、 所定のフレーム同期パルス信号のエッジを検出する第２
のエッジ検出手段と、 この第２のエッジ検出手段によって前記フレーム同期パ
ルス信号のエッジが検出されたとき前記パルス幅記憶手
段に記憶された各パルス幅のビット値を判別して前記タ
イムコードの含まれる時間情報を取得するビット値判別
手段とを具備することを特徴とするタイムコード信号読
取装置。 - 【請求項２】 所定の時間情報が含まれるタイムコード
の立ち上がりおよび立ち下がりの両エッジを検出する第
１のエッジ検出手段と、 この第１のエッジ検出手段によって検出された両エッジ
間のパルス幅を測定するパルス幅測定手段と、 前記パルス幅を記憶するパルス幅記憶手段と、 前記第１のエッジ検出手段によって前記両エッジを検出
するごとに転送要求を送出する転送要求送出手段と、 この転送要求送出手段によって送出された転送要求に基
づいて前記パルス幅測定手段によって測定されたパルス
幅を順次前記パルス幅記憶手段に転送して格納するパル
ス幅格納手段と、 前記転送要求送出手段によって送出された転送要求に対
応して前記パルス幅格納手段によって転送された回数が
あらかじめ決められた回数を超えたとき転送終了割込要
求を送出する転送終了割込要求送出手段と、 所定のフレーム同期パルス信号のエッジを検出する第２
のエッジ検出手段と、 この第２のエッジ検出手段によって前記フレーム同期パ
ルス信号のエッジが検出されたとき、または前記転送終
了割込要求送出手段によって送出された転送終了割込要
求を受信したとき前記パルス幅記憶手段に記憶された各
パルス幅のビット値を判別して前記タイムコードの含ま
れる時間情報を取得するビット値判別手段とを具備する
ことを特徴とするタイムコード信号読取装置。 - 【請求項３】 前記パルス幅測定手段は、所定周波数の
クロックをカウントするカウント手段と、前記第１のエ
ッジ検出手段によって前記タイムコードの立ち上がりあ
るいは立ち下がりのエッジを検出したとき前記カウント
手段によってカウントされたカウント値を保持する保持
手段とを備え、前記パルス幅格納手段は前記転送要求に
基づいて前記保持手段に保持されたカウント値を前記パ
ルス幅記憶手段に転送して格納することを特徴とする請
求項１または請求項２記載のタイムコード信号読取装
置。 - 【請求項４】 前記第１のエッジ検出手段は前記両エッ
ジが検出されるたびに前記カウント手段のカウント値を
初期化することを特徴とする請求項３記載のタイムコー
ド信号読取装置。 - 【請求項５】 前記パルス幅格納手段は直接メモリアク
セスコントローラによって構成されいることを特徴とす
る請求項１〜請求項４記載のタイムコード信号読取装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23781299A JP3482994B2 (ja) | 1999-08-25 | 1999-08-25 | タイムコード信号読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23781299A JP3482994B2 (ja) | 1999-08-25 | 1999-08-25 | タイムコード信号読取装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001069438A true JP2001069438A (ja) | 2001-03-16 |
| JP3482994B2 JP3482994B2 (ja) | 2004-01-06 |
Family
ID=17020783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23781299A Expired - Lifetime JP3482994B2 (ja) | 1999-08-25 | 1999-08-25 | タイムコード信号読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3482994B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8634478B2 (en) | 2003-05-09 | 2014-01-21 | Gvbb Holdings S.A.R.L. | Linear time code receiver |
| JP2020195003A (ja) * | 2019-05-24 | 2020-12-03 | キヤノン株式会社 | 電子機器及びその制御方法及びプログラム |
-
1999
- 1999-08-25 JP JP23781299A patent/JP3482994B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8634478B2 (en) | 2003-05-09 | 2014-01-21 | Gvbb Holdings S.A.R.L. | Linear time code receiver |
| JP2020195003A (ja) * | 2019-05-24 | 2020-12-03 | キヤノン株式会社 | 電子機器及びその制御方法及びプログラム |
| JP7353068B2 (ja) | 2019-05-24 | 2023-09-29 | キヤノン株式会社 | 電子機器及びその制御方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3482994B2 (ja) | 2004-01-06 |
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