JPS5812780B2 - 調歩同期回路 - Google Patents

Description

【発明の詳細な説明】 本発明は時分割キャラクタ多重によって多重化された複
数の低速調歩式信号を分離化する際、ストップビット長
複正を行なうようにした調歩同期回路に関する。

一般に低速調歩信号のストップビット長には、１，１．
５、２ビット等のものがある。

複数の低速調歩式信号をキャラクタ多重によって多重化
する場合、低速調歩式信号のストップビットを除いて見
かけ上低速調歩式信号のデータ伝送速度を落して多重化
の効率を上げている。

従って受信側でこの多重化信号を各低速回数毎に分離し
、元の低速調歩式信号を再現するためにはストップビッ
トを付加し、各低速回線の速度偏差をストップビット長
を可変にして吸収している。

しかしながらキャラクタはストップビットの時間位置で
直列から並列形式に変換されデコードされるため、スト
ップビット長を極端に短かくすることはできない。

通常１，１．５、２ビットのストップビットに対して最
小ストップビット長としてそれぞれ０．８，１．２５，
１．５ビットが用いられている。

従来この種のストップビット長補正は第１図に一例を示
すように各低速回線毎に行なわれていた。

同図で１は受信高速フレームのキャラクタレジスタ、２
はキャラクタレジスタ１に貯えられたキャラクタを各低
速回線ＣＨ１〜ＣＨｎに分離するためのデマルチプレク
サ、３ａ〜３ｎはデマルチプレツサ２で各低速回線ＣＨ
１〜ＣＨｎ毎に分離されたキャラクタを記憶しておく低
速回線キャラクタメモリ、４ａ〜４ｎはこれら低速回線
キャラクタメモリ３ａ〜３ｎに並列に入力されたキャラ
クタを１ビットづつ読み出して直列に変換する並列直列
変換回路、５ａ〜５ｎは並列直列変換回路４ａ〜４ｎの
各出力を規定（例えば国際規格ＣＣＩＴＴＶ２４，２８
）のインターフエイスレベルに変換するためのインター
フエイス回路を示す。

低速回線キャラクタメモリ３ａ〜３ｎには低速調歩式信
号のスタートビットとデータピットしか貯えられていな
いため、各並列直列変換回路４ａ〜４ｂにおいてスター
トビットから順次直列に変換し、データピットの変換が
終了すると、ある一定の期間その出力をストップ極性（
こゝでは「１」論理の状態を云う）に保持し、その後該
当低速回線の次のキャラクタを直列に変換してストップ
ビットの再現を行なっている。

しかしながら、この従来のストップビット補正方式は各
低速回線毎に行なわれるため、低速回線対応部分の装置
全体に対する回路規模が大きく小形化経済化を図る際の
支障になっている。

本発明は共通制御によって低速回線対応部分の小形化、
経済化をはかり、またストップビット長の混在に対して
も容易に対応することのできる調歩同期回路を提供する
ものである。

本発明では時分割キャラクタ多重によって複数の低速調
歩式信号を多重化した信号を各低速回線へ分離化し元の
低速調歩式信号を再現する方式においてストップビット
のサンプリングを行なった後、公称ストップビット長に
よって決まる一定の期間、次の到来キャラクタの各ビッ
トをサンプリングするためのサンプリングパルス作成用
の高速カウンタの計数開始を禁止するように構成し、且
つこの処理を時分割によって共通制御するようにしたも
のである。

以下本発明の一実施例について図面を参照して詳細に説
明する。

第２図は本発明の一実施例を示すブロック図を示し、第
３図に高速フレームの一構成例を示す。

第２図において第１図と対応する部分には同一符号を附
して説明するも、１は第３図に示す高速フレームをキャ
ラクタ単位（ｂｏ−ｂ８）に記憶するレジスタで第１図
に示したものと同一である。

６はレジスタ１に記憶されたキャラクタを各低速回線Ｃ
Ｈ１〜ＣＨｎに記憶するためのメモリで、後述するよう
にストップビットの最小長を保証しなければならないた
め、高速フレームのキャラクタ到来速度と各低速回線Ｃ
Ｈ１−ＣＨｎへのキャラクタ送出速度との間に差が生じ
、この速度差を吸収するため数キャラクタ分の容量をも
っており、ランダムアクセスメモリまたはシフトレジス
タ等で構成される。

この例では９ビット並列に入出力されるものとして説明
するものであるが入出力の直列、並列のデータ形式はメ
モリ６の構成方法で決まるだけで本質的なものではない
。

７はメモリ６の並列出力を直列形式に変換するためのサ
ンプリングパルスをつくる高速カウンタを示し、８は高
速カウンタ７の出力であるサンプリングパルスの個数ヲ
計数し９ビットキャラクタのエレメント番号を判別する
ためのエレメントカウンタ、９はストップビット長の最
小長を出すためのストップビット長カウンタ、１０はエ
レメントカウンタ８の出力でメモリ６の出力を１ビット
づつ選択して直列形式に変換するためのマルチプレクサ
、ＦＦａ〜ＦＦｎはそれぞれ各低速回線が時分割処理さ
れているためマルチプレクサ１０の出力を１ビット長に
伸長するための１ビットメモリ、１１ａ〜１１ｎは１ビ
ットメモリＦＦａ−ＦＦｎの出力を例えばＣＣＩＴＴＶ
２４，２８のインターフエイスレベルに変換スるための
インターフエイス回路を示す。

本図に示す高速カウンタ７、エレメントカウンタ８、ス
トップビット長カウンタ９の各カウンタは時分割処理に
適するように第４図の如く構成されている。

第４図において１２は読み出し書き込みのできるメモリ
、１３はバツファレジスタ、１４はバイナリの加算器を
示す。

このカウンタの動作を簡単に説明すると先ずメモリ１２
をアドレスし、その出力をバツファレジスタ１３に引き
取る。

次に加算器１４でバツファレジスタ１３の出力に１を加
えてその出力をメモリ１２に書き込む。

この動作を繰返すとメモリ１２の内容はバイナリで「１
」づつ増えて行きカウンタとして動作する。

第２図のブロックダイヤは時分割でｎ低速回線処理して
いるが説明を簡単にするため１回線だけ取り出して第５
図にタイムチャートを示す。

なお本図の場合データ速度の１５倍の高速パルスを高速
カウンタ７及びストップビット長カウンタ９のクロツク
パルスとして用いているが、多重化する送信側で多重化
する前に調歩再生を行なって符号歪を補正しており、こ
の高速パルスとして通常１５倍のデータ速度のものを用
いているのでこの高速パルスをそのまゝ用いるものとし
ている。

受信側での高速パルスは調歩再生を行なうためのもので
はなく、ストップビットの補正のきざみをいくつにする
かで決まるため、１０％きざみでよければデータ速度の
１０倍でよい。

第５図Ａはメモリ６の並列出力を示し、第３図のｂ０〜
ｂ８に対応している。

Ｂは高速カウンタ７の計数状態を階段状にして表わした
図、Ｃは高速カウンタ７の状態＃７をデコードした出力
、Ｄはエレメントカウンタ８の計数状態を階段状に表わ
した図、Ｅはストップビット長カウンタ９の計数状態を
表わした図、Ｆはストップビットの再生された直列出力
データを示す。

同図において時点ｔａから該当回線のキヤラクタａがメ
モリ６から出力される。

そのときｂ０１が“０”（データ有）でエレメントカウ
ンタ８と高速カウンタ７が共に＃０の状態にあると同図
Ｂに示す如く高速カウンタ７が計数を開始する。

高速カウンタ７の計数状態が＃７になるとデコードされ
同図Ｃに示すサンプリングパルス（１）となる。

このサンプリングパルス（１）はエレメントカウンタ８
へ入力されエレメントカウンタ８の状態を＃０から＃１
へと歩進させる。

またこのサンプリングパルス（１）で同図Ａのメモリ６
の並列出力のうちｂ０１を該当回線例えばＣＨ１のフリ
ツプフロツプ回路ＦＦａにてサンプリングし、同図Ｆに
示す直列出力データのスタートビットＳＴを再生する。

高速カウンタ７はこの場合前述したように１５進計数回
路となっているため＃１４まで計数すると再び＃０から
＃１４の計数を行なう。

この計数の途中で高速カウンタ７の状態が＃７になると
デコードされて同図Ｃのサンプリングパルス（２）を発
生するこのサンプリングパルス（２）ではメモリ６の並
列出力のｂ１１をＣＨ１のフリツプフロツプ回路ＦＦａ
にてサンプリングし、同図Ｆの直列出力データのデータ
ビット１を再生する。

以下この動作を繰返しサンプリングパルス（９）でメモ
リ６の出力のｂ８１をサンプリングして直列出力データ
のデータビット８を再生し、エレメントカウンタ８を＃
９の状態へ歩進させる。

第５図Ａのメモリ並列出力にはストップビットの出力は
ないので次にサンプリングパルス（１０）が出るとスト
ップ極性（こゝでは「１」論理を指す）をサンプリング
するようにしておくまたこのサンプリングパルス（１０
）で、同図Ｄに示すようにエレメントカウンタ８の状態
を＃０に戻し同図Ｂに示すように高速カウンタ７の状態
も＃０に戻し、同図Ｅに示す如くストップビット長カウ
ンタ９の計数を開始させる。

なおこの場合、ストップビット長カウンタ９のクロツク
パルスは高速カウンタ７を計数していたものを用いてい
る。

また本図の場合直列出力データの公称ストップビツト長
１ビットの場合について示してあるのでストップビット
長カウンタ９は７進計数回路となっている。

メモリ６の並列出力の次のキャラクタｂは時点ｔｂから
始まり、この並列出力のｂ０２が“０”（データ有）で
、エレメントカウンタ８の状態が＃０の状態であっても
ストップビット長カウンタ９の状態が＃０でなければ、
高速カウンタ７が計数を開始しないように、高速カウン
タ７の計数開始条件を設定してお匂ストップビット長カ
ウンタ９が＃６まで歩進し再び＃０に戻った状態でエレ
メントカウンタ８の状態が＃０で、ｂ０２が“０”（デ
ータ有）であれば高速カウンタ７が計数を開始し＃７で
サンプリングパルス（１１）が発生し、このパルス（１
１）でｂ０２をサンプリングする。

以下順にサンプリングパルス（１２）でｂ１２をフリツ
プフロツプ回路でサンプリングし、メモリ６の出力並列
データを同図Ｆの直列出力データに変換しインターフェ
ース１１ａに供給する。

また本図から明らかなようにストップ長カウンタ９を７
進計数回路にしておけばストップビット長は最小０．８
ビットを保証することができる。

以上はストップビット１ビットについての説明であるが
、ストップビット１．５、２０ビットに対してもそれぞ
れ最小で１．２５，１．５ビットを保証するように高速
カウンタ７の計数個数を設定しておけばその他の動作は
全く同様である。

また各低速回線毎に補正すべきストップビット長が混在
していても、各低速回線毎にストップビット長の状態を
設定してその信号を時分割によってストップビット長カ
ウンタ９へ送り、ストップビット長カウンタ９の計数個
数を変化させればよい。

以上の説明はストップビット長の最小長を保証するため
にストップビット長カウンタ９を特別に設けてあるがス
トップビット長カウンタ９が計数中は高速カウンタ７は
動作してないため高速カウンタ７をストップビット長カ
ウンタ９の代りに使用することも可能である。

これはストップビット長カウンタ９が計数中であること
を示すフラグを設け、このフラグが立っている間は高速
カウンタ７がストップビット長カウンタとして動作しエ
レメントカウンタ８は＃０にホールドされるように構成
することも考えられる。

先に述べたように、上記第５図を参照しての説明は１回
線だけを取出した場合であり、実際には１つの低速回線
に対して他の（ｎ−１）個の低速回線に対する各高速カ
ウンタ７もそれぞれ１歩進や状態の継続などが行われる
。

従ってその各低速回線の高速カウンタ７において、例え
ばｉ（ｉは１〜ｎの何れか１つ）低速回線に対するもの
が所定計数状態、上記例では＃７になると、サンプリン
グパルスを発生する。

そのｉ低速回線に当てられた時間毎にメモリ６から読出
されるｉ低速回線のキャラクタを、ｉ低速回線のエレメ
ントカウンタ８の計数状態に応じ、そのキャラクタ中の
ｂ０〜ｂ８の１つを、ｉ低速回線のフリツプフロツプ回
路ＦＦｉでサンプリングする。

つまり例えば高速カウンタ７として第４図に示したもの
を利用する時は、第５図Ｂの波形において１ステップ上
昇する間に、１〜ｎ低速回線に対するすべての記憶（計
数状態）が順次１回読出され、その各読出された時に、
＃７の計数状態にある回線については、メモリ６から読
出されているその回線のキャラクタに対して上述の動作
を行う。

このような時分割処理により、上述したストップビット
の付加を各低速回線について行っている。

以上説明したように本発明によれば、従来の如く低速回
線毎に行なっていたストップビット長の補正を共通制御
によって処理するため装置の大巾な小形化経済化をはか
ることができ併せて信頼性の向上が期待できる。

【図面の簡単な説明】

第１図は従来の調歩同期回路の構成を示すブロック図、
第２図は本発明の一実施例を示すブロック図、第３図は
高速フレームの一例を示す図、第４図は共通制御による
カウンタの一実施例を示すブロック図、第５図は第２図
のブロック図の動作の説明に供する波形図である。 １：レジスタ、６：メモリ、７：高速カウンタ、８：エ
レメントカウンタ、９：ストップビット長カウンタ、Ｃ
Ｈ１〜ＣＨｎ：低速回線。

Claims (1)

【特許請求の範囲】
1. １ 時分割キャラクタ多重によって複数の低速調歩式信
   号を多重化した信号を各低速回線へ分離化し元の低速調
   歩式信号を再現する方式において、上記複数の低速回線
   分を時分割で共通使用する各ビットをサンプリングする
   高速カウンタと、キャラクタのビット位置を示すエレメ
   ントカウンタ及びストップビット長を決めるストップビ
   ット長カウンタを有し、エレメントカウンタで示される
   ストップビットのサンプリングを行った後、ストップビ
   ット長カウンタの公称ストップビット長によって決まる
   一定の期間、次の到来キャラクタの各ビットをサンプリ
   ングするためのサンプリングパルス作成用の前記高速カ
   ウンタの計数開始を禁止するように構成したことを特徴
   とする調歩同期回路。