JPH01226236A - 調歩データ伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は調歩データをｘ、５０多重化フレームフォーマ
ットで多重化する際に使用される調歩データ伝送方式に
関し、 多重化効率の向上と、調歩歪の減少を目的とし、調歩デ
ータは多点サンプリングによるのでなく。

調歩同期手段により抽出されて第１のフレームで伝送さ
れ、第２のフレームば調歩データを多重化して伝送する
際に発生する調歩系と多重同期系との速度偏差を吸収す
る為の制御及び従来のＸ、５０のＳビットでデータフレ
ームと制御フレームとの識別を行うと共に、ブレーク信
号も制御フレームで対局に送出される様に構成する。

〔産業上の利用分野〕

本発明は調歩データをχ、５０多重化フレームフォーマ
ットで多重化する際に使用される調歩データ伝送方式に
関するものである。

例えば、端末間データ通信やパソコン通信等に使用され
る非同期の調歩データを多重化する際。

ＣＣＩＴＴ勧告のＸ、５０多重化フレームフォーマット
を利用することが増加しているが、多重化効率の向上と
受信側で再生される調歩データの歪の改善が必要である
。

〔従来の技術〕

先ず、第４図に示すＣＣＩＴＴ勧告のＸ、５０多重化フ
レームフォーマットの説明を行う。このフレームフォー
マットは図に示す様に８ビット１２５μｓ長で構成され
るタイムスロットＴＳが２０個集まったマルチタイムス
ロット（以下、　ＭＴＳと省略する）で構成されている
。そして、各ＭＴＳにはχ、５０のフレーム同期ビット
Ｆ、情報ビットＤ１〜Ｏｈ、状態ビットＳの８ピントエ
ンヘローブで構成されている。

尚、フレーム同期パターンは第４図の左側に示す様にＡ
１１０１００・・と２０ビット構成で、各８ビソトエン
ヘロープのフレーム同期ピッｌ−Ｆとして１ビットずつ
挿入される。又、情報ピッ）Ｄ＋〜Ｄ６が２．４Ｋｂ／
ｓの帯域を持っている為、同図右側に示す様にＩＴＳ当
たり２．４Ｋｂ／ｓの同期データを２０ヂャンネル、　
４．８Ｋｂ／ｓの場合には１０チヤンネル。

９．６Ｋｂ／ｓの場合には５チヤンネルを伝送すること
ができる。

次に、第５図は従来例のブロック図、第６図は第５図の
動作説明図を示すが、これらを用いて非同期の調歩デー
タをＸ、５０多重化フレームフォーマットで多重化して
伝送する方法について説明する。尚、第６図の左側の符
号は第５図中の同じ符号の部分の波形を示す。

さて、第６図（ａｌ−■に示す２．４Ｋｂ／ｓの調歩デ
ータを多重化する場合、各チャンネルのデータはその公
称速度の４倍、又は８倍といった速度を持つたサンプリ
ングクロック（多重同期系クロックに同期している）に
より４多点サンプル、又は８多点サンプルしたデータに
対して行うのが一般的である。ここで、　ＳＴはスター
トビット、ＳＰはストップビット、１〜８ばデータビッ
トである。

即ち、端末１１からの調歩データはサンプリング回路１
２で９．６Ｋｂ／ｓのサンプリングパルスで第６図（ａ
ｌ−■に示す様に４多点サンプルされた後、　Ｘ、５０
のＤｌ　〜Ｄ６のタイムスロットに挿入する為に直列／
並列変換回路１３で６ビットずつ並列に変換される。

そして、Ｓビット付加回路１４で１例えば送信要求Ｒ３
を付加して７ビットにして、第４図の右側の９．６Ｋｂ
／ｓに示す様にＭＴＳ’　１．　６．　ＩＬ　１６に挿
入される様なタイミングで多重化部１６に送出される。

尚、ここではフレームビット発生器１５からのフレーム
ビットＦが付加されて８ビットエンベロープを構成し、
第寺図（ａｌ−■に示す様に送出される。

又、ＭＴＳ　　１．　６．１１．１．６以外にはチャン
ネル２〜５の４多点調歩データが挿入される。更に、受
借倒のブロック図は送信側のそれの逆になる。

〔発明が解決しようとする課題〕

この様に２．４Ｋｂ／ｓの調歩データの場合、例えば４
多点サンプルして９．６Ｋｂ／ｓの同期データとして伝
送すると２．４Ｋｂ／ｓの同期データに比して４倍の伝
送帯域幅が必要となり、多重化装置のデータ多重化効率
が×に低下する。

又、多重化装置の多重化効率の低下を押さえる為にサン
プリング数を減らすと、受信側で調歩歪が増大する。例
えば、サンプリング回路で第６図（ｂ）−■に示ず調歩
データを第６図（ｂ）−■に示すサンプリングクロック
でサンプリングした時、受信側で再生したデータは第６
図（ｂ）−■に示す様に。

例えばＳＴビットの部分に２５χの調歩歪が発生する。

この為、受信側端末ではデータを受信できなくなる可能
性が生ずる。

即ち、多点サンプリングにより多重化装置の多重化効率
が低下すると共に、再生されたデータに歪が発生すると
云う問題点が生ずる。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、２は入力信号からデータ部分を抽出した後、抽出
したデータ部分を並列変換し、先頭ビットと終了ビット
とを付加してｍビットの並列データとして送出する共に
、該入力信号が定められた時間以上、Ｌレベルが継続し
ていることを検出した時にブレーク信号を送出する調歩
同期手段で、３は該調歩同期手段からの該並列データが
第１のクロックで書き込まれ、第２のクロックで読み出
される記憶手段であり、５は該第１のクロック及び第２
のクロックを利用して該記憶手段に蓄えられているデー
タ量を検出し、該データ量が所定値よりも増加した時に
第１の制御信号を、別の所定量よりも低下した時に第２
の制御信号を送出する速度偏差検出手段である。

又、４は該記憶手段から読み出された並列データを通常
はｎ。ビットずつ直列に変換し、更に並列データに変換
して第１のフレームとして送出するが、該第１の制御信
号が入力した時には（ｎ。

＋ｎ、）ビットずつ直列データに変換し、更に並列デー
タに変換して、第１フレームのｎ。ビ・７トと第２フレ
ームにｎ１ピツ１〜を配置して送出し、該第２の制御信
号が入力した時は（ｎｏ　　ｎ２）ビットずつ直列デー
タに変換し、更に並列データに変換するが、内蔵のｎ２
ビットを付加して並列ｎ０ビットにして第１のフレーム
として送出する直列・並列変換手段である。

更に、６ば該速度偏差検出手段からの該第１の制御信号
が入力した時は該ｎ、ビットのデータに内部で発生した
所定バク−ンを持つ（ｎｏ　　ｎ１）ビットを付加して
並列ｎ。ビットにして第２のフレームとして送出するが
、該第２の制御信号、ブレーク信号が入力した時はそれ
ぞれ対応するパターンを持つ並列ｎ０ビットを第２のフ
レームとして送出する制御手段である。

そして、交互に配置する該第１のフレーム及び第２のフ
レームでチャンネルを構成して、　ＣＣＩＴＴが勧告す
るＸ、５０多重化フレームで伝送する様にした。

〔作用〕

本発明は調歩データの２倍の帯域を使用して。

調歩データを伝送する第１のフレームと調歩データを伝
送するために必要な制御を行う第２のフレームを交互に
配置する。そして、この２つのフレームでチャンネルを
構成してＣＣＩＴＴが勧告するＸ。

５０多電化フレームフオーマツトで伝送する。

即ち、調歩データは多点サンプルせずに調歩同期手段で
抽出して第１のフレームで伝送し、第２のフレームは調
歩データを多重伝送する際に発生する多重同期系との速
度偏差を吸収する為の制御及び従来のＳビットで伝送し
ていたチャンネル制御等の為に使用する。

これにより、多重化装置のデータ多重化効率は改善され
、調歩歪はなくなる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図で、第３図Ｔａ）はデータの流れ説明図、
第３図（ｂｌは制御フレーム使用例説明図を示す。

ここで、調歩同期回路２１．直列／並列変換回路２２は
調歩同期手段２の構成部分、ＰＩＦＯ３１は記憶手段３
の構成部分、並列／直列変換回路４１．直列／並列変換
回路４２は直列・並列変換手段４の構成部分、速度偏差
検出回路５１は速度偏差検出手段５の構成部分、制御デ
ータ発生回路６１．セレクタ６２゜レジスタ６３は制御
手段６の構成部分を示す。

又、第１のフレームをデータフレーム、第２のフレーム
を制御フレームと云う。

“以下、　ｍ＝ＩＱ、ｎｏ＝６．　　ｎ、＝ｎ２＝１と
して第３図を参照しながら第２図の動作を説明するが、
第２図にはクロック分周回路は省略しである。

先ず、入力した１例えば２．４Ｘｂ／ｓの調歩データは
調歩同期回路２１で８ヒソ１−のデータのみが抽出され
るが、このデータは直列／並列変換回路（以下、　Ｓ／
Ｐ変換回路と省略する）２２に加えられて８ビットの並
列データに変換される。この時、スタートヒツト ピツＩ・並列データとして，調歩用クロック（以下。

調歩ＣＫと省略する）を用いてＦＩｌｉＯ（先き入れ先
き出しメモリ）３１　に書き込まれる。

書き込まれた１０ビットの並列データは外部より供給さ
れたディジタル網で使用するＭ４ＧＫを用いて読み出さ
れ、直列／並列変換回路（以下，　Ｐ／Ｓ変換回路と省
略する）４１を介して直列データをＳ／Ｐ変換回路４２
に加える。

ここで、上記の様に並列データをＰＩＦＯ　３１に書き
込む時は調歩ＣＫで，読み出す時はｗＪＣＫを用いて行
っているが，これらのＣＫは非同期の為にＦＩＦＯ内の
データが溢れたり，空になる可能性がある。そこで、常
にデータ量が所定量だけ蓄えられる様に速度偏差検出回
路５１で下記の様にデータの読み出し量を制御している
。

尚、Ｐ／Ｓ変換回路４１は図に示す様に２面構成になっ
ていて，１面にＦＴＦＯ　３１からの並列データが書き
込まれている時は，別の面から直列データがＳ／Ｐ変換
回路４２に出力される様になっている。又、速度偏差検
出回路５１ば，例えば書き込め回数と読み出し回数とを
比較して速度偏差，即ちデータ量を検出することができ
る。

（］）調歩ＣＫと網ＣＫの速度偏差がない場合。

Ｘ．５０のデータビットが６ビットの為，　Ｐ／Ｓ変換
回路４１ば６ビソトのＰ／Ｓ変換回路として動作し。

入ノＪした１０ピツＩ・のデータのうち，０〜５ビット
のデータが直列６ビソトデータとして送出され。

次に６〜９ビット迄と別の面の０，１ビットのデータが
直列６ビットデーりとして送出され，第３図（ａｌに示
すデータフレームが構成される。

尚、１面の６〜９ビットが送出された時にこの面は空に
なるので，　ＦＩＦＯ　３１から並列１０ビットのデー
タが入力し，次は別の面にＦＩＦＯからのデータが入力
する。

又、制御データ発生回路６１は第３図（ｂｌ−■に示す
様に１１１１１１をセレクタ６２を介してレジスタに加
え，１１１１１１の６ビソトで制御フレームを構成して
送出される。

（２）調歩ＣＫの方がｐｃＫよりも速い場合。

速度偏差検出回路５１が２つのＧＫの状態の検出値が所
定のしきい値を越えたことを検出すると、ここの回路か
ら，例えば１，レベルをＰ／Ｓ変換回路４１。

Ｓ／Ｐ変換回路４２，セレクタ６２，制御データ発生回
路６１等に出力する。そこで、Ｐ／Ｓ変換用，　Ｓ／Ｐ
変換用ＣＫの速度が（１）項の７７６倍だけ早くなると
共に、常時Ｂ側をセレク１−シているセレクタ６２はＡ
側をセレクトする。

この為、Ｐ／Ｓ変換回路４１から７ビットの直列データ
がＳ／Ｐ変換回路４２に加えられ，ここから６ピント＋
１ビットが出力されるが、６ビットのデータは第３図Ｔ
ａｌに示す様にデータフレームとして送出され，１ビッ
トのデータはセレクタ６２を介してレジスタ６３に入力
する。

又、制御データ発生回路６１は第３図（ｂｌ−■に示す
様に００１１１をレジスタ６３に送出するので。

ここから第３図（ｂｌ−■に示す様なフレーム（このフ
レームを制御卸フレームと云う）が送出される。

ここで、００１１は制御フレームにデータが挿入されて
いることを示す。

（３）　　調歩ＣＫが網ＣＫよりも遅い場合。

速度偏差検出回路が別の所定のしきい値以下になったこ
とを検出すると９例えば１１　レベルをここから上記と
同じ箇所に出力する。

これにより、Ｐ／Ｓ変換用、　Ｓ／Ｐ変換用ＣＫの速度
が（１）項の場合の５７６と遅くなる。この為、Ｐ／Ｓ
変換回路４１から５ビットの直列データがＳ／Ｐ変換回
路４２に加えられ、ここから５ビットのデータと内蔵の
ダミービット１ビットを加えて６ビソＩ−のデータでデ
ータフレームを構成して送出される。

又、制御データ発生回路６１は第３図（ｂ）−■に示す
様に１１１０００をセレクタ６２を介してレジスタ６３
に加え、１１１０００Ｓの６ビットで制御フレームを構
成して送出される。

（４）　　ブレーク信号の場合。

通常、調歩データにはＳＴビット、ＳＰビットが付加さ
れているが、　５Ｔ−３Ｐ間、即ち１キヤツジ以上０が
続いた時はＳＰがない為にデータとして伝送することが
できなくなる。

この様な時ば調歩同期回路２１からブレーク信号が制御
データ発生回路６１に入力するので、この回路でこの信
号を検出し、第３図ｆｂ）−■に示す様なｏｏｏｏｏｏ
をレジスタに送出し、ここから００００００の６ピント
で制御フレームを構成して送出する。

そして、上記のデータフレーム及び制御フレームは多重
化回路７で第３図ｆａ）に示す様に交互に配置されて送
出され、更に第５図の多重化部１６でフレーム同期パタ
ーンが加えられてＸ、５０多重化フレームフォーマット
で対局に送出される。

尚、データフレームと制御フレームとの識別はＸ、５０
フレームの着盤のＭＴＳから順にデータフレームと制御
フレームを交互に配置することにより識別できる様にな
っている。

即ち、上記で説明した様に調歩データは多点サンプリン
グによるのでなく、調歩同期回路により抽出され、デー
タフレームで伝送し、制御フレームは調歩データを多重
伝送する時に発生する調歩系と多重同期系との速度偏差
を吸収する為の制御を行う。

又、データフレームと制御フレームとの識別はｘ、５０
フレームの若番から順にデータフレームと制御５ 御フレームを配置することにより行う。更に、ブレーク
信号も制御フレームで対局に送出される。

対局では第３図（ｂ）の制御フレームの制御データを検
出し、第３図（ｂｌの内容に従って送信側と逆の操作を
行い、無歪のデータとして再生される。

これにより、多重化効率は４多点の場合に比して２倍改
善されると共に、受信側で調歩歪がなくなる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、多重化効率ば
４多点の場合に比して２倍改善されると共に、受信側で
調歩歪がなくなると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図ばＸ、５０説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 ２は調歩同期手段、 ３は記憶手段、 ４は直列・並列変換手段、 ５ば速度偏差検出手段、 ６は制御手段、 ７は多重化回路を示す。

Claims (1)

1. 【特許請求の範囲】 入力信号からデータ部分を抽出した後、抽出したデータ
   部分を並列変換し、先頭ビットと終了ビットとを付加し
   てｍビット（ｍは正の整数）の並列データとして送出す
   る共に、該入力信号が定められた時間以上、Ｌレベルが
   継続していることを検出した時にブレーク信号を送出す
   る調歩同期手段（２）と、該調歩同期手段からの該並列
   データが第１のクロックで書き込まれ、第２のクロック
   で読み出される記憶手段（３）と、 該第１のクロック及び第２のクロックを利用して該記憶
   手段に蓄えられているデータ量を検出し、該データ量が
   所定値よりも増加した時に第１の制御信号を、別の所定
   量よりも低下した時に第２の制御信号を送出する速度偏
   差検出手段（５）と、該記憶手段から読み出された並列
   データを通常はｎ＿０ビットずつ（ｍ＞ｎ＿０で、正の
   整数）直列変換し、更に並列データに変換して第１のフ
   レームとして送出するが、該第１の制御信号が入力した
   時は（ｎ＿０＋ｎ＿１）ビットずつ（ｎ＿０＞ｎ＿１で
   、ｎ＿１は正の整数）直列データに変換し、更に並列デ
   ータに変換して、第１のフレームのｎ＿０ビットと第２
   フレームにｎ＿１ビットを配置して送出し、該第２の制
   御信号が入力した時は（ｎ＿０−ｎ＿２）ビットずつ（
   ｎ＿０＞ｎ＿２で、ｎ＿２は正の整数）直列データに変
   換し、更に並列データに変換するが、内蔵のｎ＿２ビッ
   トを付加して並列ｎ＿０ビットにして第１のフレームと
   して送出する直列・並列変換手段（４）と、 該速度偏差検出手段からの該第１の制御信号が入力した
   時は該ｎ＿１ビットのデータに内部で発生した所定パタ
   ーンを持つ（ｎ＿０−ｎ＿１）ビットを付加して並列ｎ
   ＿０ビットにして第２のフレームとして送出するが、該
   第２の制御信号、ブレーク信号が入力した時はそれぞれ
   対応するパターンを持つ並列ｎ＿０ビットを第２のフレ
   ームとして送出する制御手段（６）とを設け、 交互に配置する該第１のフレーム及び第２のフレームで
   チャンネルを構成して、ＣＣＩＴＴが勧告するＸ．５０
   多重化フレームで伝送する様にしたことを特徴とする調
   歩データ伝送方式。