JPH0923202A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】フレーム内に所定の周期信号に従って処理され
るべきデータが複数含まれている場合に、受信端末内で
生成した任意の位相の上記周期信号に対する上記複数デ
ータの同期取りを一組の回路によって行えるデータ処理
装置を提供する。 【解決手段】オクテットタイミング発生回路１は、デー
タフレームを受信するとともに、８ＫＨｚのオクテット
信号を生成する。フレーム同期検出回路２は、この受信
データフレームから同期パルスを抽出する。位相差検出
回路３は、オクテットタイミング信号の立ち上がりとフ
レームパルスの時間差に基づいて、受信データのオクテ
ットタイミング信号に対する進み位相差を検出する。デ
ータ遅延回路４は、検出された位相差に基づいて受信デ
ータを遅延させ、受信データをオクテットタイミング信
号に同期させる。同期された受信データは、データ分離
回路６によって、音声データ，画像データ，コードデー
タに分離され、夫々に用意されたデータ処理回路７，
８，９において、オクテットタイミング信号を用いて処
理される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルデータ
通信において、網から受信した受信データのタイミング
と受信端末でのデータ処理のタイミングが相違している
場合に、両者間の位相差を吸収した後にこの受信データ
の処理を行うデータ処理装置に関する。

【０００２】

【従来の技術】従来より、ディジタルデータ通信におい
ては、データを所定長のフレームにマッピングして網内
を転送させる方式が採用されていた。この方式において
は、各端末（例えば、ＴＶ電話機，ＴＶ会議システム，
等）は、受信したフレームを分離して必要なデータ（音
声データ，画像データ，コンピュータ通信用のコードデ
ータ，等）を取り出して、適宜データ処理を行う。

【０００３】このようなディジタルデータ通信に用いら
れる所定長のフレームのフォーマットを、ＩＴＵ−ＴＵ
勧告Ｈ．２２１のフレームフォーマットを例にとって説
明する。図２６乃至図２８は、このＨ．２２１のフレー
ムフォーマットを示す図である。これら図に示されるよ
うに、Ｈ．２２１のフレームは、オクテット周期（８Ｋ
Ｈｚ）を基本に、８０オクテット周期で１フレームとし
て構成されている。また、このオクテット周期は、１乃
至９６個のタイムスロット（ＴＳ）に分割されている。
このタイムスロットは、網が６４Ｋｂｐｓ網であれば８
ビット単位で構成され、網が５６Ｋｂｐｓ網であれば７
ビット単位で構成される。

【０００４】従って、このＨ．２２１のフレームを用い
た通信の通信速度は、下記式（１）によって表される。 通信速度＝ｎ×ｍ×８［Ｋｂｐｓ］ ……（１） 但し、ｎはオクテット周期内のタイムスロット数であ
り、ｍはオクテット周期内の各タイムスロットの構成ビ
ット数である。例えば、タイムスロット数ｎ＝１とすれ
ば、通信速度は、６４Ｋｂｐｓ網（ｍ＝８）の場合には
６４Ｋｂｐｓとなり（図２６参照）、５６Ｋｂｐｓ網
（ｍ＝７）の場合には５６Ｋｂｐｓとなる（図２７参
照）。また、タイムスロット数ｎ＝６，且つ６４Ｋｂｐ
ｓ網（ｍ＝８）の場合には、通信速度は３８４Ｋｂｐｓ
となる（図２８参照）。

【０００５】このようなＨ．２２１のフレームフォーマ
ットを使用して通信を行う場合、データの受信側の端末
は、８ＫＨｚのオクテットタイミング信号を生成し、こ
のオクテットタイミング信号を利用してフレーム分離，
及び読み出したデータの処理を実行する。このとき、日
本のディジタル通信網であるＩＮＳ網では、フレーム中
のオクテット周期の先頭毎にフレーミングビット（バイ
ブレーション）がフレーミングされるので（例えば、Ｉ
ＮＳ６４）、データの受信側の端末は、このフレーミン
グビットに基づいて低レイヤで用いられる８ＫＨｚのオ
クテットタイミング信号を作り出すことができる。この
場合のオクテットタイミング信号は、当然ながら、受信
したフレームのオクテット周期に同期しているので、オ
クテットタイミング信号の立ち上がりと受信したフレー
ムのオクテット周期のタイミングとが一致することにな
る。

【０００６】これに対して、米国で用いられているＸ．
２１インタフェース等，ＩＮＳ以外の一般のディジタル
通信でのデータ送信／受信は、端末側のオクテットタイ
ミングに同期することなく行われている。即ち、受信側
の端末が受信するフレームは、オクテット周期が判るよ
うにフレーミングされてはいない。従って、受信側の端
末は、フレームの分離，及びデータの処理に用いるオク
テットタイミング信号を、網から供給されるクロックを
利用して任意の位相で生成しなければならない。よっ
て、生成したオクテットタイミング信号と受信したフレ
ームのオクテット周期とが同期することは稀となり、オ
クテットタイミング信号の周期の途中にデータフレーム
のオクテット周期の先頭が存在するという事態が生じる
のである。但し、Ｈ．２２１のフレームフォーマットに
含まれるフレーム同期信号（ＦＡＳ）から抽出するフレ
ーミングビットを用いれば、受信したフレームのオクテ
ット周期の先頭を検出することができる。

【０００７】そのため、従来における一般のディジタル
通信用受信端末では、抽出したフレーミングビットによ
ってフレーム分離のタイミングをとるとともに、このフ
レーミングビットを利用して分離された音声データ等を
遅延させ、オクテット周期信号との同期をとるようにし
ていた。図２９に、従来におけるＸ．２１用受信端末の
構造を示す。

【０００８】図２９において、オクテットタイミング発
生回路１００は、Ｘ．２１インタフェースに依る受信デ
ータを網から受信し、受信した受信データをデータ分離
回路１０１に転送する。オクテットタイミング発生回路
１００は、受信データとともに、この受信データを搬送
するクロック信号を網から受信している。そこで、この
クロック信号を分周して８ＫＨｚのオクテットタイミン
グ信号（二値信号）を生成し、低レイヤでの処理を行う
後段の各回路に供給している。

【０００９】データ分離回路１０１は、フレーム同期検
出回路を内蔵している。このフレーム同期検出回路は、
図３に示すような８列×９行のバッファを有しており、
このバッファに順次受信データを書き込む。そして、新
たなビットが書き込まれた列のビットパターンを検索
し、これが所定のフレーム同期パターン（８ビットのフ
レーム同期信号（ＦＡＳ），図２６〜２７参照）と一致
するかどうかをチェックし、所定のフレーム同期パター
ンを構成する８ビット目のビットが書き込まれたと判断
した時に、フレームパルスを出力するのである。データ
分離回路１０１は、このフレームパルスを各メモリ制御
回路１０５，１０６，１０７に入力するとともに、ビッ
トレート割当信号（ＢＡＳ）（Ｈ．２２１のフレームフ
ォーマットにおいてフレーム同期パターンが書き込まれ
ているサービスチャネルの９オクテット目から１６オク
テット目までの８ビットに相当）によって定まる周期に
従って、各メモリ１０２，１０３，１０４に受信データ
を振り分ける。例えば、フレームパルス発生の次に受信
したビットから２ビットを音声データとして音声用メモ
リ１０２に入力し、次のビットから２ビットをコードデ
ータとしてコードデータ用メモリ１０４に入力し、次の
ビットから３ビットを画像データとして画像用メモリ１
０３に入力し、次のビットをサービスチャネルとして内
部に留める（なお、各メモリ１０２，１０３，１０４に
は、受信データが入力されていない期間中は、常時Ｌ又
はＨのダミー信号が入力される。）。このような出力パ
ターンを、以後、新たなフレームパルスが発生するまで
繰り返すのである。

【００１０】各メモリ制御回路１０５，１０６，１０７
は、データ分離回路１０１からフレームパルスを受信す
ると、各メモリ１０２，１０６，１０７に対して書き込
み開始を指示する制御情報を出力し、その後でオクテッ
トタイミング発生回路１００からのオクテットタイミン
グ信号の立上りを検出すると、各メモリ１０２，１０
６，１０７に対して読み出し開始を指示する制御情報を
出力する。

【００１１】各メモリ１０２，１０６，１０７は、書き
込み開始を指示する制御情報を各メモリ制御回路１０
５，１０６，１０７から受信すると、データ分離回路１
０１から入力されているデータを、その先頭アドレス位
置から書き込み始める。また、読み出し開始を指示する
制御情報を受信すると、書き込まれているデータの読み
出しをその先頭アドレス位置から行う。その結果、分離
後の各データは、これら各メモリ１０２，１０６，１０
７内で遅延され、オクテットタイミング信号との間の位
相差が吸収され、オクテットタイミング信号に同期した
タイミングで各データ処理回路１０８，１０９，１１０
に出力される。

【００１２】各データ処理回路１０８，１０９，１１０
は、オクテットタイミング発生回路１００からのオクテ
ットタイミング信号に従って、各メモリ１０２，１０
６，１０７から受信した低レイヤのデータを減速すると
ともに、これらデータに対する各種の処理を行う。例え
ば、音声データ処理回路１０８は、デジタルフォーマッ
トで受信した音声データをＤ／Ａ変換し、アナログ音声
データとして出力する。また、画像データ処理回路１０
９は、デジタルフォーマットで受信した画像データをＤ
／Ａ変換し、アナログ画像データとして出力する。

【００１３】

【発明が解決しようとする課題】以上に説明したよう
に、上記従来のデータ処理装置は、データ分離回路１０
１においてＨ．２２１フレームを音声データ等の低レイ
ヤのデータに分離した後に、これら低レイヤのデータを
遅延させて、これらデータの処理に用いるオクテットタ
イミング信号に同期させる構造となっていた。従って、
このようなオクテットタイミング信号に従った処理を要
する低レイヤの信号がフレーム中に複数種類含まれると
きには、これらの種類の数と同数だけ、メモリ制御回路
及びメモリが必要であった。従って、装置全体での回路
ユニット数が多くなり、回路規模が大規模になってしま
っていた。

【００１４】本発明の課題は、以上の問題点に鑑み、所
定長のフレーム内に所定の周期信号に従って処理される
べき複数種類のデータが含まれている場合に、受信端末
内で生成した任意の位相の上記周期信号に対する上記複
数種類のデータの同期取りを上記複数種類のデータに共
通の回路ユニットによって行うことができるデータ処理
装置を、提供することである。

【００１５】

【課題を解決するための手段】本発明によるデータ処理
装置は、上記課題を解決するため、図１の原理図に示し
た通り、所定周期の信号によって処理すべき複数種類の
データを含むデータフレームを装置内部において任意の
位相で生成した上記所定周期の信号によって処理するデ
ータ処理装置において、前記データフレームの位相を検
出するデータ位相検出回路（２００）と、このデータ位
相検出回路（２００）によって検出された前記データフ
レームの位相の前記所定周期の信号の位相に対する位相
差を検出する位相差検出回路（２０１）と、この位相差
検出回路（２０１）によって検出された位相差と同量だ
け前記データフレームを遅延させるデータ遅延回路（２
０２）と、このデータ遅延回路（２０２）によって遅延
された前記データフレームを前記複数種類のデータ毎に
分離するデータ分離回路（２０３）と、このデータ分離
回路（２０３）によって分離された前記データを前記所
定周期の信号に従って処理するデータ処理回路（２０
４）とを備えたことを特徴とする（請求項１に対応）。

【００１６】以下、本発明の内容を説明する。前記デー
タフレームは、前記フレーム内の特定位置を示す同期信
号を含んでいても良い。この場合、前記データ位相検出
回路は、前記同期信号を前記データフレームから抽出し
て前記位相差検出回路に通知し、前記位相差検出回路
は、前記所定周期の信号に対して前記データフレームが
同期している場合における前記同期信号のタイミングと
前記データ位相検出回路から通知された前記同期信号の
タイミングとの差を前記位相差として検出するように構
成することができる（請求項２に対応）。

【００１７】また、前記データフレームは、ＩＴＵ−Ｔ
Ｕ勧告Ｈ．２２１に従ったフレームとすることができ
る。この場合、前記同期信号は、このデータフレームの
サービスチャネルに書き込まれたフレーム同期信号（Ｆ
ＡＳ）を用いることができる（請求項３に対応）。ま
た、この場合には、所定周期の信号としては、８ＫＨｚ
のオクテット周期の二値信号が用いられる。また、この
場合には、処理周期の信号によって処理すべき複数種類
のデータには、音声データ，画像データ，コードデー
タ，等が該当する。また、この場合には、データフレー
ムの位相とは、データフレームのオクテット周期の位相
ということになる。即ち、６４Ｋｂｉｔ網であれば８×
ｎ（ｎはタイムスロット数）個のビットが１周期を構成
し、５６Ｋｂｉｔ網であれば７×ｎ個のビットが１周期
を構成する。また、この場合には、位相差とは、データ
フレームのオクテット周期の先頭と二値信号（所定周期
の信号）の立上り時点又は立下り時点との時間差とする
ことができる。

【００１８】また、前記フレームが１タイムスロットか
ら構成されている場合には、前記位相差検出回路は、前
記所定周期の信号の周期毎に１ビットづつカウントする
とともに前記位相検出回路から前記同期信号を受信した
時のカウント値を出力するビットカウンタと、このビッ
トカウンタから出力されたカウント値を、前記所定周期
の信号に対して前記データフレームが同期しているとき
に前記ビットカウンタから出力され得る基準カウント値
から減算して位相差を算出する位相差算出回路とから構
成することができる（請求項４に対応）。このように構
成することにより位相差の把握が簡単な構成で可能とな
る。

【００１９】また、上述のようにデータフレームがＩＴ
Ｕ−ＴＵ勧告Ｈ．２２１に従ったものである場合には、
前記データフレームは複数のタイムスロットから構成さ
れているとともに、前記同期信号はこのデータフレーム
の先頭のタイムスロットに書き込まれている場合がある
（請求項５に対応）。この場合、上述した１タイムスロ
ットの場合と同じようにして位相差を検出しても良いが
（請求項４に対応）、次のように位相差検出回路を構成
しても良い。即ち、前記位相差検出回路を、前記所定周
期の信号の周期を前記複数のタイムスロットに分割して
このタイムスロット毎に１ビットづつカウントするとと
もに前記データ位相検出回路から前記同期信号を受信し
た時のカウント値を出力するビットカウンタと、前記所
定周期の信号の周期毎に前記タイムスロットをカウント
するとともに前記データ位相検出回路から前記同期信号
を受信した時のカウント値を出力するタイムスロットカ
ウンタと、前記ビットカウンタから出力されたカウント
値と前記タイムスロットカウンタから出力されたカウン
ト値とに基づいて位相差を算出する位相差算出回路とか
ら構成する（請求項６に対応）。このようにすれば、同
期信号の出力タイミングをカウントするカウンタを２つ
に分割できるので、個々のカウンタがカウントするカウ
ンタ値は小さな値となる。従って、カウンタの桁数の増
大を避けることができる。

【００２０】なお、この場合における位相差算出は、以
下のようにすればよい。即ち、前記タイムスロットカウ
ンタは、前記所定周期の信号の各周期の先頭毎にリセッ
トされるとともに、リセット後最初のタイムスロットを
０とカウントし、次のタイムスロットをｉとカウント
し、以後タイムスロット毎にカウント値をデクリメント
する。そして、前記位相差算出回路は、前記ビットカウ
ンタから出力されたカウンタ値をＰｂｉｔｎ，前記タイ
ムスロットカウンタから出力されたカウンタ値をＰｔｓ
ｎ，前記所定周期の信号に対して前記データフレームが
同期しているときに前記ビットカウンタから出力され得
る基準カウント値をＡ，前記タイムスロットの数をＴＳ
ｎとした場合に、前記位相差Ｄを式 Ｄ＝（Ｐｔｓｎ−（ＴＳｎ−１）のｉに対する補数）×
１０＋（Ａ−Ｐｂｉｔｎ） によって算出する。そして、前記データ遅延回路は、前
記データフレームの１周期中の１タイムスロットに含ま
れるビット数をｍとした場合に、前記位相差Ｄをｍ進数
の数値として把握してこの位相差Ｄを１０進数の数値に
変換し、変換された数値と同量だけ前記データフレーム
を遅延させる（請求項７に対応）。

【００２１】前記データ遅延回路は、複数段のシフトレ
ジスタと、このシフトレジスタの入力データ及び格段の
出力データのうちから前記位相差と同量の遅延量を有す
るものを選択するセレクタ回路とから構成しても良い
（請求項８に対応）。このようにすれば、簡単な構成に
より、データ遅延回路が遅延させるデータフレームの遅
延量を可変とすることができる。

【００２２】また、前記データ分離回路は、前記フレー
ム同期信号によって前記データフレームの位置を認識
し、前記データフレームのサービスチャネルに書き込ま
れているビットレート割当信号を抽出し、このビットレ
ート割当信号に従って前記データフレームから前記複数
種類のデータを分離するように構成することができる
（請求項９に対応）。この場合、前記データ位相検出回
路は、前記データ遅延回路を経た前記データフレームか
ら前記フレーム同期信号を抽出するとともにこの同期信
号を前記データ分離回路に入力し、前記位相差算出手段
は、一旦位相差を検出した後に位相差が無くなったと検
出した時には、直前に検出した位相差を保持するように
構成しても良い（請求項１０に対応）。このようにすれ
ば、前記データ分離回路が分離を行うために必要なフレ
ーム同期信号を自ら生成する必要がなくなるので、デー
タ分離回路の構成を簡略化することができる。

【００２３】

【発明の実施の形態】以下、図面に基づいて、本発明の
実施の態様の説明を行う。

【００２４】

【実施形態１】図２は本発明の第１実施形態によるデー
タ処理装置の概略構成を示すブロック図である。

【００２５】図２おいて、オクテットタイミング発生回
路１は、網（６４Ｋｂｐｓ網，５６Ｋｂｐｓ網）から
Ｘ．２１インタフェースに従って、データを受信する。
この受信データは、Ｈ．２２１に従ったフレームにフォ
ーマットされているので、受信データのフレーム構造が
連続的，且つ周期的である。オクテットタイミング発生
回路１は、この受信データ（データフレーム）をフレー
ム同期検出回路２及びデータ遅延回路４に転送する。

【００２６】また、オクテットタイミング発生回路１
は、受信データとともに、この受信データを搬送するた
めのクロックパルスを、網から受信している。このクロ
ックパルスのビットタイミングを図４（ｂ）に示す。オ
クテットタイミング発生回路１は、このビットタイミン
グを分周して、自律的に８ＫＨｚの二値信号であるオク
テットタイミング信号（所定周期の信号）を生成するの
である（図４（ａ）参照）。但し、オクテットタイミン
グ発生回路１自体は受信データを構成する各フレームの
オクテット周期の位相を知ることができないので、オク
テットタイミング発生回路１から生成されるオクテット
タイミング信号の初期位相は任意となる。生成されたオ
クテットタイミング信号は、位相差検出回路３，データ
分離回路６，音声データ処理回路７，画像データ処理回
路８，及びコードデータ処理回路９に入力される。

【００２７】データ位相検出回路としてのフレーム同期
検出回路２は、図３に示すような８列×９行（５６Ｋｂ
ｉｔ網用の場合は７列×９行）のバッファを有してお
り、このバッファに順次受信データを書き込む。そし
て、新たなビットが書き込まれた列のビットパターンを
検索し、これが所定のフレーム同期パターン（８ビット
のフレーム同期信号（ＦＡＳ），フレーム内の特定位置
を示す同期信号に対応）と一致するかどうかをチェック
し、所定のフレーム同期パターンを構成する８ビット目
のビットが書き込まれたと判断した時にフレームパルス
を出力する（即ち、同期信号をデータフレームから抽出
して位相差検出回路３に通知する。）。図３は、斜線の
部分にフレーム同期パターンが書き込まれていると検出
された状態を示している。即ち、フレーム同期検出回路
２は、６４Ｋｂｉｔ網の場合には、フレームのオクテッ
ト周期の先頭から８ビット目にフレームパルスを出力す
ることができる。また、５６Ｋｂｉｔ網の場合には、フ
レームのオクテット周期の先頭から７ビット目にフレー
ムパルスを出力することができる。

【００２８】いま、オクテットタイミング信号の先頭
（立ち上がり）とフレームのオクテット周期の先頭とが
一致している理想状態であるならば、フレーム同期パタ
ーンは、オクテットタイミング信号の立ち上がりから８
ビット目（５６Ｋｂｉｔ網の場合は、７ビット目）の時
点で検出され（図４（ｃ）参照）、同時にフレームパル
スが出力されることになる（図４（ｄ）参照）。但し、
上述したように、オクテットタイミング信号の生成は任
意の初期位相でなされるので、実際には、オクテットタ
イミング信号の立ち上がりから１〜８ビット目（５６Ｋ
ｂｉｔ網の場合は、１〜７ビット目）の何れかの時点で
フレーム同期パターンが検出され、フレームパルスが出
力されることとなる。図４（ｃ’）及び（ｄ’）は、図
（ｃ）及び（ｄ）の理想状態に対して６ビットの進み位
相差でフレーム同期パターンの検出，及びフレームパル
スの出力がなされた状態を示す。

【００２９】位相差検出回路３は、フレーム同期検出回
路２から入力されたフレームパルスの実際のタイミング
を基準値（理想状態におけるフレームパルスの出力タイ
ミング：６４Ｋｂｉｔ網の場合にはオクテットタイミン
グ信号の立ち上がりから８ビット目，５６Ｋｂｉｔ網の
場合にはオクテットタイミング信号の立ち上がりから７
ビット目）と比較し、基準値に対するフレームパルス受
信タイミングの進み位相差（前記所定周期の信号に対し
て前記データフレームが同期している場合における前記
同期信号のタイミングと前記データ位相検出回路から通
知された前記同期信号のタイミングとの差）を算出す
る。

【００３０】即ち、位相差検出回路３は、オクテットタ
イミング信号の立ち上がり時から、受信データフレーム
のタイムスロットの周期に合わせてオクテットタイミン
グ信号にタイムスロットを割り当てる。そして、フレー
ムパルス受信タイミングのタイムスロット内でのビット
位置をＰｂｉｔｎとし、位相差Ｄを下記式（２），
（３）によって算出する。

【００３１】フレームパルスがオクテットタイミング
信号の立ち上がり時から１番目のタイムスロット中に受
信された場合 Ｄ＝Ａ−Ｐｂｉｔｎ ……（２） フレームパルスがオクテットタイミング信号の立ち上
がり時から２番目以降のタイムスロット中に受信された
場合 Ｄ＝（Ｐｔｓｎ−（ＴＳｎ−１）の補数）×１０＋（Ａ−Ｐｂｉｔｎ） ……（３） 但し、Ａは、基準値（６４Ｋｂｉｔ網の場合は８，５６
Ｋｂｉｔ網の場合は７）を示す。また、ＴＳｎ（ＴＳｎ
＝１〜９６）は、１フレーム中に含まれるタイムスロッ
ト数を示す。このタイムスロット数ＴＳｎは、通信速度
に対して一定なので、通信速度が決定される毎に、通信
端末のＣＰＵ等によって設定される。また、Ｐｔｓｎ
は、各タイムスロットに付したタイムスロット番号であ
り、オクテット信号の立ち上がり時から、０→ｉ→（ｉ
−１）→（ｉ−２）→…といった様に、デクリメントさ
れながら付される。なお、「（ＴＳｎ−１）の補数」と
は、（ＴＳｎ−１）のｉに対する補数である。

【００３２】図４の例は、６４Ｋｂｐｓ網でタイムスロ
ット数が２である場合，即ち、通信速度が１２８Ｋｂｐ
ｓの場合を示している。従って、Ａ＝８，ＴＳｎ＝２と
設定される。また、図４（ｄ’）に示すように、フレー
ムビットは、オクテットタイミングの立ち上がりから１
番目のタイムスロット中に受信され、そのビット位置Ｐ
ｂｉｔｎは２とされたとする。その結果、の式が適用
され、 Ｄ＝８−６＝２ ……（４） と、位相差Ｄが算出される。

【００３３】このように算出された位相差Ｄは、データ
遅延回路４に通知される。このデータ遅延回路４は、オ
クテットタイミング発生回路１から受信した受信データ
を、位相差検出回路３から通知された位相差と同時間だ
け遅延させる。但し、このときデータ遅延回路４は、位
相差検出回路３から通知された位相差Ｄを８進数（５６
Ｋｂｉｔ網の場合は、７進数）の数値として認識し、こ
の数値を１０進数に変換して、受信データの遅延量とす
る。その結果、データ遅延回路４によって遅延された受
信データフレームのオクテット周期は、オクテットタイ
ミング発生回路１によって生成されたオクテットタイミ
ング信号と同期することとなる。このデータ遅延回路４
によって遅延された受信データは、データ分離回路６に
入力される。

【００３４】データ分離回路６は、フレーム同期検出回
路２と同機能のフレーム同期検出回路を内蔵している。
上述したように、このデータ分離回路６に入力された時
点では受信データフレームのオクテット周期はオクテッ
トタイミング信号と同期しているので、内蔵されたフレ
ーム同期検出回路は、常に、図４（ｃ）に示すタイミン
グでフレーム同期パターンを検出し、図４（ｄ）に示す
基準位置でフレームパルスを出力する。データ分離回路
６は、このフレームパルスに従ってフレームの先頭を識
別し、フレームのサービスチャネルの９オクテット目か
ら１６オクテット目までに含まれるビットレート割当信
号（ＢＡＳ）を抽出する。そして、オクテットタイミン
グ信号の立ち上がりを検出する毎に、ビットレート割当
信号（ＢＡＳ）によって定まる周期に従って、各データ
処理回路７，８，９に受信データを振り分ける。例え
ば、オクテット周期の先頭からから２ビットを音声デー
タとして音声データ処理回路７に入力し、次のビットか
ら２ビットをコードデータとしてコードデータ処理回路
９に入力し、次のビットから３ビットを画像データとし
て画像データ処理回路８に入力し、次のビットをサービ
スチャネルとして内部に留める。そして、この受信デー
タの振り分けを、タイムスロットの数だけ繰り返すので
ある。

【００３５】各データ処理回路７，８，９は、オクテッ
トタイミング発生回路１からのオクテットタイミングに
従って、データ分離回路６から夫々受信したデータを減
速するとともに、これらデータに対する各種の処理を行
う。例えば、音声データ処理回路７は、デジタルフォー
マットで受信した音声データをＤ／Ａ変換し、アナログ
音声データとして出力する。また、画像データ処理回路
８は、デジタルフォーマットで受信した画像データをＤ
／Ａ変換し、アナログ画像データとして出力する。

【００３６】本実施形態のデータ処理装置によると、デ
ータ分離回路６によるフレームの分離を行う前に、受信
データフレームを遅延させて、オクテットタイミング発
生回路１にて自律的に生成したオクテットタイミング信
号に同期させることができる。従って、オクテットタイ
ミングに従った処理を要するデータがＨ．２２１フレー
ムに多数種類含まれる場合であっても、位相差検出回路
３及びデータ遅延回路４は、各一個だけで済む。即ち、
このようなデータが複数個あっても、各データ毎にこれ
ら位相差検出回路３及びデータ遅延回路４を設ける必要
がなくなる。従って、これら位相差検出回路３及びデー
タ遅延回路４を効率良く使用して、回路全体の規模を小
さすることができる。また、位相差の算出からデータの
位相吸収（可変遅延）までの一連の動作がハードウェア
によって自動的に行われる。即ち、ＣＰＵ等の介入なし
に行えるので、高速な処理を実現することができる。

【００３７】本第１実施形態によるデータ処理装置の更
に詳しい構造を、下記各実施例に示す。

【００３８】

【実施例１】実施例１は、（ｍ×８）Ｋｂｐｓ網におけ
る通信速度（ｎ×（ｍ×８））Ｋｂｐｓのフレームに対
応したデータ同期装置を示すものである（但し、ｎは最
大９６，ｍは７又は８）。この場合のフレームフォーマ
ットは、図６に示すように、ｎ個のタイムスロットから
構成され、各タイムスロット内におけるオクテット周期
中のビット数はｍとなる。この場合、オクテット信号の
立ち上がりからｍビット目にフレームパルスが受信され
るのが理想的な状態である。

【００３９】図５は、実施例１によるデータ処理装置の
ブロック図である。図５におけるビットカウンタ３１，
タイムスロットカウンタ３２，及び位相差算出回路３３
は、図２に示した位相差検出回路３を構成する。図５に
おけるシフトレジスタ４１，セレクタ４２，及び変換回
路４３は、図２に示したデータ遅延回路４を構成する。
そして、オクテットタイミング発生回路１によって受信
された受信データは、フレーム同期検出回路２ととも
に、シフトレジスタ４１に入力される。また、オクテッ
トタイミング発生回路１によって生成されたオクテット
タイミング信号は、データ分離回路６及び各データ処理
回路７，８，９の他、ビットカウンタ３１及びタイムス
ロットカウンタ３２に入力される。

【００４０】ビットカウンタ３１は、オクテットタイミ
ング発生回路１からのオクテットタイミング信号の立ち
上がりを検出する毎にリセットされ、各ビットタイミン
グをカウントして、１〜ｍのカウント値を繰り返し内部
生成する。そして、ビットカウンタ３１は、フレーム同
期検出回路２からフレームパルスを受信した時点におけ
るカウント値ｘを、Ｐｂｉｔｎとして出力する。このＰ
ｂｉｔｎは、位相差算出回路３３に入力される。

【００４１】また、タイムスロットカウンタ３２は、オ
クテットタイミング発生回路１からのオクテットタイミ
ング信号の立ち上がりを検出する毎にリセットされ、ビ
ット数ｍ個毎に、タイムスロット番号Ｐｔｓｎのカウン
トを行う。即ち、上述したように、オクテットタイミン
グ信号の立ち上がりから８ビットまではＰｔｓｎ＝０と
カウントし、続く８ビットの期間中はＰｔｓｎ＝ｉとカ
ウントし、続く８ビットの期間中はＰｔｓｎ＝（ｉ−
１）とカウントし、続く８ビットの期間中はＰｔｓｎ＝
（ｉ−２）とカウントし、以後、次のオクテットタイミ
ング信号の立ち上がりを検出するまで８ビット毎にＰｔ
ｓｎをデクリメントする。例えば、ｉ＝９５と設定され
た場合には、タイムスロットカウンタ３２は、０→９５
→９４→…→１→０→９５→…とカウントする。そし
て、タイムスロットカウンタ３２は、フレーム同期検出
回路２からフレームパルスを受信した時点におけるカウ
ント値ｙを、Ｐｔｓｎとして出力する。このＰｔｓｎ
は、位相差算出回路３３に入力される。

【００４２】位相差算出回路３３は、これらカウント値
Ｐｂｉｔｎ，Ｐｔｓｎに基づいて、オクテットタイミン
グ信号に対する受信データの進み位相差を算出する。こ
の位相差算出回路３３には、予め、データ受信端末内の
ＣＰＵ等による外部からの指示によって、基準値Ａ（＝
ｍ）及びタイムスロット数ＴＳｎ（＝ｎ）が設定され
る。位相差算出回路３３内での計算は、１０進法によっ
て行われている。そして、この位相差算出回路３３内で
は、位相差Ｄを構成する１の位の値ｂと１０の位の値ａ
とが別々に計算され、それら値ａ＋ｂが加算されて位相
差Ｄとして出力される。即ち、式（３）に従い、以下の
ように計算されるのである。

【００４３】 Ｄ＝（Ｐｔｓｎ−（ＴＳｎ−１）の補数）×１０＋（Ａ−Ｐｂｉｔｎ） ＝（Ｐｔｓｎ−（ｎ−１）の補数）×１０＋（ｍ−Ｐｂｉｔｎ） ＝（ｙ−（ｎ−１）の補数）×１０＋（ｍ−ｘ） ＝ａ＋ｂ ……（５） 但し、（ｎ−１）の補数とは、ｉに対する（ｎ−１）の
補数である。

【００４４】このようにして位相差算出回路３３によっ
て算出された位相差Ｄは、位相差のビット数の総計自体
を表す１０進数ではなく、１０の桁（ａ）がタイムスロ
ット単位の位相差を表すとともに１の桁（ｂ）がタイム
スロット内でのビット単位の位相差を表す数値である。
この位相差Ｄの値は、変換回路４３に入力される。

【００４５】変換回路４３は、入力された位相差Ｄの値
をｍ進数の数値として認識し、これを１０進数の数値に
変換することによって、位相差のビット数の総計自体を
表す数値（遅延量）に変換する。具体的には変換回路４
３は、表１に示すｍ＝８用のテーブル，及び表２に示す
ｍ＝７用のテーブルを格納しており、入力された位相差
Ｄの値に対応する遅延量の値を出力するのである。

【００４６】

【表１】

【００４７】

【表２】

【００４８】このようにして得られた遅延量は、選択信
号としてセレクタ回路４２に入力される。一方、シフト
レジスタ４１は、７６７段のフリップフロップから構成
され、オクテットタイミング発生回路１から受信した受
信データを、先頭から１ビットづつ遅延させながら次段
のフリップフロップに伝達してゆく。このシフトレジス
タ４１の入力信号及び各段のフリップフロップの出力信
号は、夫々の次段のフリップフロップに伝達されるとと
もに、シフトレジスタ４１外に取り出されてセレクタ回
路４２に入力される。このようにして、遅延量０ビット
の受信データから遅延量７６７ビットの受信データまで
が、夫々セレクタ回路４２に入力されるのである。

【００４９】セレクタ回路４２は、シフトレジスタ４１
から入力される０乃至７６７ビットの各遅延量を有する
受信データのうちから、選択信号に示される遅延量に一
致する遅延量を有するものを選択する。選択された受信
データは、オクテットタイミング信号に対する受信時に
おける受信データの進み位相差に、その遅延量が一致し
ている。従って、このセレクタ回路４２を通過する受信
データは、オクテットタイミング発生回路１からのオク
テットタイミン信号と同期がとれていることになる。そ
のため、この受信データが転送されるデータ分離回路６
は、オクテットタイミング信号に従ってフレームの分離
を行うことができる。また、音声データ処理回路７，画
像データ処理回路８，及びコードデータ処理回路９は、
分離された各データ（音声データ，画像データ，コード
データ）を、これと同期しているオクテットタイミング
信号を利用して処理することができる。

【００５０】

【実施例２】実施例２は、実施例１の装置を６４Ｋｂｐ
ｓ網における通信速度６４Ｋｂｐｓのフレームに対応さ
せた例を示すものである。この場合のフレームフォーマ
ットは、図８に示すように、１個のタイムスロットから
構成され、オクテット周期中のビット数は８となる。こ
の場合、オクテット信号の立ち上がりから８ビット目に
フレームパルスが受信されるのが理想的な状態である。

【００５１】図７は、実施例２によるデータ処理装置の
ブロック図である。この場合、基準値Ａ＝８と設定され
る。また、位相差は最大７ビットであるので、シフトレ
ジスタ４１内のフリップフロップを７段のみ使用する。
また、タイムスロット数が１であるので、タイムスロッ
トカウンタ３２は使用しない。また、位相差算出回路３
３は、１の桁の値ｂのみを算出する。また、変換回路４
３は、入力された位相差Ｄの値をそのまま出力する。こ
のように設定された状態において、オクテットタイミン
グ発生回路１がデータフレームを受信し、図９（ａ）に
示す位相でオクテットタイミング信号を生成したとす
る。すると、ビットカウンタ３１は、このオクテットタ
イミング信号の立ち上がりを検出する毎にリセットさ
れ、図９（ｂ）に示すビットタイミング毎にカウントを
行い、図９（ｃ）に示すように、１〜８までのカウント
値を内部生成する。

【００５２】また、フレーム同期検出回路２が、受信デ
ータから図９（ｄ）に示すタイミングでフレーム同期パ
ターンを検出し、図９（ｅ）に示すタイミングでフレー
ムパルスを出力したとする。すると、ビットカウンタ３
１は、フレームパルス受信時のカウンタ値６を、フレー
ムパルス位置Ｐｂｉｔｎとして出力・保持する。

【００５３】位相差算出回路３３は、このＰｂｉｔｎ＝
６を、上述した理想状態を示す基準値Ａ＝８と比較す
る。この基準値Ａ＝８は、図９（ｆ）に示すように、オ
クテットタイミング信号の立ち上がりから８ビット目に
対応する。従って、位相差算出回路３３は、この基準位
置Ａ＝８に対するフレームパルス位置Ｐｂｉｔｎ＝６の
進み位相差Ｄを、式（２）に従い下記のように算出する
のである。

【００５４】 Ｄ＝Ａ−Ｐｂｉｔｎ ＝８−６ ＝２ ……（６） この位相差Ｄは、変換回路４３によって２ビット遅延を
示す選択信号に変換され、セレクタ回路４２に供給され
る。

【００５５】セレクタ回路４２は、この選択信号に従
い、遅延量２ビットの受信データを選択する。この遅延
量２ビットの受信データは、図９（ｇ）に示すように、
理想状態の受信データと一致し、オクテットタイミング
発生回路１からのオクテットタイミング信号と同期が取
られている。

【００５６】この受信データは、データ分離回路６に入
力され、このデータ分離回路６によってフレームパルス
が抽出される。この抽出されたフレームパルスは、図９
（ｈ）に示すように、図９（ｆ）の基準位置と一致して
いる。従って、データ分離回路６は、このフレームパル
スとオクテットタイミング信号とに基づいて、データの
分離ができる。

【００５７】そして、分離された各データ（音声デー
タ，画像データ，コードデータ）は、夫々、音声データ
処理回路７，画像データ処理回路８，又はコードデータ
処理回路９において、これと同期しているオクテットタ
イミング信号を利用して処理される。

【００５８】

【実施例３】実施例３は、実施例１の装置を６４Ｋｂｐ
ｓ網における通信速度１９２Ｋｂｐｓのフレームに対応
させた例を示すものである。この場合のフレームフォー
マットは、図１１に示すように、３個のタイムスロット
から構成され、各タイムスロット中のオクテット周期内
のビット数は８となる。この場合、オクテット信号の立
ち上がりから８ビット目にフレームパルスが受信される
のが理想的な状態である。

【００５９】図１０は、実施例３によるデータ処理装置
のブロック図である。この場合、基準値Ａ＝８，タイム
スロット数ｎ＝３と設定される。また、位相差は最大２
３ビットであるので、シフトレジスタ４１内のフリップ
フロップを２３段のみ使用する。また、タイムスロット
カウンタ３２は、上述のｉを７としてカウントする。ま
た、変換回路４３は、入力された位相差Ｄに対して表１
のテーブルを適用する。

【００６０】このように設定された状態において、オク
テットタイミング発生回路１がデータフレームを受信
し、図１２（ａ）に示す位相でオクテットタイミング信
号を生成したとする。すると、ビットカウンタ３１は、
このオクテットタイミング信号の立ち上がりを検出する
毎にリセットされ、図１２（ｂ）に示すビットタイミン
グ毎にカウントを行い、図１２（ｃ）に示すように、１
〜８までのカウント値を内部生成する。また、タイムス
ロットカウンタ３２は、このオクテットタイミング信号
の立ち上がりを検出する毎にリセットされ、図１２
（ｄ）に示すように、８ビット毎に０→７→６→０→７
→６→…の順番でカウント値を内部生成する。

【００６１】また、フレーム同期検出回路２が、受信デ
ータから図１２（ｅ）に示すタイミングでフレーム同期
パターンを検出し、図１２（ｆ）に示すタイミングでフ
レームパルスを出力したとする。すると、ビットカウン
タ３１は、フレームパルス受信時のカウンタ値２を、フ
レームパルス位置Ｐｂｉｔｎとして出力・保持する。ま
た、タイムスロットカウンタ３２は、フレームパルス受
信時のカウンタ値７を、タイムスロット番号Ｐｔｓｎと
して出力保持する。

【００６２】位相差算出回路３３は、これカウント値Ｐ
ｂｉｔｎ＝２，Ｐｔｓｎ＝７を、上述した理想状態を示
す基準値Ａ＝８と比較する。この基準値Ａ＝８は、図１
２（ｇ）に示すように、次のオクテットタイミング信号
の立ち上がりから８ビット目に対応する。従って、位相
差算出回路３３は、この基準位置Ａ＝８に対するフレー
ムパルス位置（Ｐｂｉｔｎ＝２，Ｐｔｓｎ＝７）の進み
位相差Ｄを、式（３）に従い下記のように算出するので
ある。

【００６３】 Ｄ＝（Ｐｔｓｎ−（ＴＳｎ−１）の補数）×１０＋（Ａ−Ｐｂｉｔｎ） ＝（７−（３−１）の補数）×１０＋（８−２） ＝（７−２の補数）×１０＋６ ……（７） ここで「２の補数」とは、２のｉ＝７に対する補数，即
ち５である。従って、 Ｄ＝（７−５）×１０＋６ ＝２６ ……（８） となる。

【００６４】この位相差Ｄ＝２６は、変換回路４３内で
８進数の値として認識され、１０進数の値に変換され
る。即ち、表１に示すテーブルからこの位相差Ｄ＝２６
に対応する値２２が読み出され、この値２２が受信デー
タのオクテットタイミング信号に対する遅延量（２２ビ
ット）を示す選択信号として、セレクタ回路４２に入力
されるのである。

【００６５】セレクタ回路４２は、この選択信号に従
い、遅延量２２ビットの受信データを選択する。この遅
延量２２ビットの受信データは、図１２（ｈ）に示すよ
うに、理想状態の受信データと一致し、オクテットタイ
ミング発生回路１からのオクテットタイミング信号と同
期が取られている。

【００６６】この受信データは、データ分離回路６に入
力され、このデータ分離回路６によってフレームパルス
が抽出される。この抽出されたフレームパルスは、図１
２（ｉ）に示すように、図１２（ｇ）の基準位置と一致
している。従って、データ分離回路６は、このフレーム
パルスとオクテットタイミング信号とに基づいて、デー
タの分離ができる。

【００６７】そして、分離された各データ（音声デー
タ，画像データ，コードデータ）は、夫々、音声データ
処理回路７，画像データ処理回路８，又はコードデータ
処理回路９において、これと同期しているオクテットタ
イミング信号を利用して処理される。

【００６８】

【実施例４】実施例４は、実施例１の装置を５６Ｋｂｐ
ｓ網における通信速度２８０Ｋｂｐｓのフレームに対応
させた例を示すものである。この場合のフレームフォー
マットは、図１４に示すように、５個のタイムスロット
から構成され、各タイムスロット中のオクテット周期内
のビット数は７となる。この場合、オクテット信号の立
ち上がりから７ビット目にフレームパルスが受信される
のが理想的な状態である。

【００６９】図１３は、実施例４によるデータ処理装置
のブロック図である。この場合、基準値Ａ＝７，タイム
スロット数ｎ＝５と設定される。また、位相差は最大３
４ビットであるので、シフトレジスタ４１内のフリップ
フロップを３４段のみ使用する。また、タイムスロット
カウンタ３２は、上述のｉを７としてカウントする。ま
た、変換回路４３は、入力された位相差Ｄに対して表２
のテーブルを適用する。

【００７０】このように設定された状態において、オク
テットタイミング発生回路１がデータフレームを受信
し、図１５（ａ）に示す位相でオクテットタイミング信
号を生成したとする。すると、ビットカウンタ３１は、
このオクテットタイミング信号の立ち上がりを検出する
毎にリセットされ、図１５（ｂ）に示すビットタイミン
グ毎にカウントを行い、図１５（ｃ）に示すように、１
〜８までのカウント値を内部生成する。また、タイムス
ロットカウンタ３２は、このオクテットタイミング信号
の立ち上がりを検出する毎にリセットされ、図１５
（ｄ）に示すように、７ビット毎に０→７→６→５→４
→０→７→６→…の順番でカウント値を内部生成する。

【００７１】また、フレーム同期検出回路２が、受信デ
ータから図１５（ｅ）に示すタイミングでフレーム同期
パターンを検出し、図１５（ｆ）に示すタイミングでフ
レームパルスを出力したとする。すると、ビットカウン
タ３１は、フレームパルス受信時のカウンタ値６を、フ
レームパルス位置Ｐｂｉｔｎとして出力・保持する。ま
た、タイムスロットカウンタ３２は、フレームパルス受
信時のカウンタ値４を、タイムスロット番号Ｐｔｓｎと
して出力保持する。

【００７２】位相差算出回路３３は、これカウント値Ｐ
ｂｉｔｎ＝６，Ｐｔｓｎ＝４を、上述した理想状態を示
す基準値Ａ＝７と比較する。この基準値Ａ＝７は、図１
５（ｇ）に示すように、次のオクテットタイミング信号
の立ち上がりから７ビット目に対応する。従って、位相
差算出回路３３は、この基準位置Ａ＝７に対するフレー
ムパルス位置（Ｐｂｉｔｎ＝６，Ｐｔｓｎ＝４）の進み
位相差Ｄを、式（３）に従い下記のように算出するので
ある。

【００７３】 Ｄ＝（Ｐｔｓｎ−（ＴＳｎ−１）の補数）×１０＋（Ａ−Ｐｂｉｔｎ） ＝（４−（５−１）の補数）×１０＋（７−６） ＝（４−４の補数）×１０＋１ ……（９） ここで「４の補数」とは、４のｉ＝７に対する補数，即
ち３である。従って、 Ｄ＝（４−３）×１０＋１ ＝１１ ……（１０） となる。

【００７４】この位相差Ｄ＝１１は、変換回路４３内で
７進数の値として認識され、１０進数の値に変換され
る。即ち、表２に示すテーブルからこの位相差Ｄ＝１１
に対応する値８が読み出され、この値８が受信データの
オクテットタイミング信号に対する遅延量（８ビット）
を示す選択信号として、セレクタ回路４２に入力される
のである。

【００７５】セレクタ回路４２は、この選択信号に従
い、遅延量８ビットの受信データを選択する。この遅延
量８ビットの受信データは、図１５（ｈ）に示すよう
に、理想状態の受信データと一致し、オクテットタイミ
ング発生回路１からのオクテットタイミング信号と同期
が取られている。

【００７６】この受信データは、データ分離回路６に入
力され、このデータ分離回路６によってフレームパルス
が抽出される。この抽出されたフレームパルスは、図１
５（ｉ）に示すように、図１５（ｇ）の基準位置と一致
している。従って、データ分離回路６は、このフレーム
パルスとオクテットタイミング信号とに基づいて、デー
タの分離ができる。

【００７７】そして、分離された各データ（音声デー
タ，画像データ，コードデータ）は、夫々、音声データ
処理回路７，画像データ処理回路８，又はコードデータ
処理回路９において、これと同期しているオクテットタ
イミング信号を利用して処理される。

【００７８】

【実施例５】実施例５は、実施例１の装置を６４Ｋｂｐ
ｓ網における通信速度３８４Ｋｂｐｓのフレームに対応
させた例を示すものである。この場合のフレームフォー
マットは、６個のタイムスロットから構成され、各タイ
ムスロット中のオクテット周期内のビット数は８とな
る。この場合、オクテット信号の立ち上がりから８ビッ
ト目にフレームパルスが受信されるのが理想的な状態で
ある。

【００７９】図１６は、実施例５によるデータ処理装置
のブロック図である。この場合、基準値Ａ＝８，タイム
スロット数ｎ＝６と設定される。また、位相差は最大４
７ビットであるので、シフトレジスタ４１内のフリップ
フロップを４７段のみ使用する。また、タイムスロット
カウンタ３２は、上述のｉを９５としてカウントする。
また、変換回路４３は、入力された位相差Ｄに対して表
１のテーブルを適用する。

【００８０】このように設定された状態において、この
実施例５のデータ同期回路は、実施例１に説明した通り
の制御を行う。即ち、位相差算出回路３３は、オクテッ
トタイミング発生回路１にて生成したオクテットタイミ
ング信号と受信データとの位相差Ｄを算出し、変換回路
４３は、この位相差Ｄに相当する遅延量を読み出す。そ
して、セレクタ４２は、シフトレジスタ４１からの受信
データのうち、この遅延量を有するものを選択する。本
実施例における他の構成及び動作は、第１実施例にて説
明した通りなので、その説明を省略する。

【００８１】

【実施例６】実施例６は、実施例１の装置を６４Ｋｂｐ
ｓ網における通信速度３２０Ｋｂｐｓのフレームに対応
させた例を示すものである。この場合のフレームフォー
マットは、５個のタイムスロットから構成され、各タイ
ムスロット中のオクテット周期内のビット数は８とな
る。この場合、オクテット信号の立ち上がりから８ビッ
ト目にフレームパルスが受信されるのが理想的な状態で
ある。

【００８２】図１７は、実施例６によるデータ処理装置
のブロック図である。この場合、基準値Ａ＝８，タイム
スロット数ｎ＝５と設定される。また、位相差は最大３
９ビットであるので、シフトレジスタ４１内のフリップ
フロップを３９段のみ使用する。また、タイムスロット
カウンタ３２は、上述のｉを９５としてカウントする。
また、変換回路４３は、入力された位相差Ｄに対して表
１のテーブルを適用する。

【００８３】このように設定された状態において、この
実施例６のデータ同期回路は、実施例１に説明した通り
の制御を行う。即ち、位相差算出回路３３は、オクテッ
トタイミング発生回路１にて生成したオクテットタイミ
ング信号と受信データとの位相差Ｄを算出し、変換回路
４３は、この位相差Ｄに相当する遅延量を読み出す。そ
して、セレクタ４２は、シフトレジスタ４１からの受信
データのうち、この遅延量を有するものを選択する。本
実施例における他の構成及び動作は、第１実施例にて説
明した通りなので、その説明を省略する。

【００８４】

【実施例７】実施例７は、実施例１の装置を６４Ｋｂｐ
ｓ網における通信速度２５６Ｋｂｐｓのフレームに対応
させた例を示すものである。この場合のフレームフォー
マットは、４個のタイムスロットから構成され、各タイ
ムスロット中のオクテット周期内のビット数は８とな
る。この場合、オクテット信号の立ち上がりから８ビッ
ト目にフレームパルスが受信されるのが理想的な状態で
ある。

【００８５】図１８は、実施例７によるデータ処理装置
のブロック図である。この場合、基準値Ａ＝８，タイム
スロット数ｎ＝４と設定される。また、位相差は最大３
１ビットであるので、シフトレジスタ４１内のフリップ
フロップを３１段のみ使用する。また、タイムスロット
カウンタ３１は、上述のｉを９５としてカウントする。
また、変換回路４３は、入力された位相差Ｄに対して表
１のテーブルを適用する。

【００８６】このように設定された状態において、この
実施例７のデータ同期回路は、実施例１に説明した通り
の制御を行う。即ち、位相差算出回路３３は、オクテッ
トタイミング発生回路１にて生成したオクテットタイミ
ング信号と受信データとの位相差Ｄを算出し、変換回路
４３は、この位相差Ｄに相当する遅延量を読み出す。そ
して、セレクタ４２は、シフトレジスタ４１からの受信
データのうち、この遅延量を有するものを選択する。本
実施例における他の構成及び動作は、第１実施例にて説
明した通りなので、その説明を省略する。

【００８７】

【実施例８】実施例８は、実施例１の装置を６４Ｋｂｐ
ｓ網における通信速度１２８Ｋｂｐｓのフレームに対応
させた例を示すものである。この場合のフレームフォー
マットは、２個のタイムスロットから構成され、各タイ
ムスロット中のオクテット周期内のビット数は８とな
る。この場合、オクテット信号の立ち上がりから８ビッ
ト目にフレームパルスが受信されるのが理想的な状態で
ある。

【００８８】図１９は、実施例８によるデータ処理装置
のブロック図である。この場合、基準値Ａ＝８，タイム
スロット数ｎ＝２と設定される。また、位相差は最大１
５ビットであるので、シフトレジスタ４１内のフリップ
フロップを１５段のみ使用する。また、タイムスロット
カウンタ３１は、上述のｉを９５としてカウントする。
また、変換回路４３は、入力された位相差Ｄに対して表
１のテーブルを適用する。

【００８９】このように設定された状態において、この
実施例８のデータ同期回路は、実施例１に説明した通り
の制御を行う。即ち、位相差算出回路３３は、オクテッ
トタイミング発生回路１にて生成したオクテットタイミ
ング信号と受信データとの位相差Ｄを算出し、変換回路
４３は、この位相差Ｄに相当する遅延量を読み出す。そ
して、セレクタ４２は、シフトレジスタ４１からの受信
データのうち、この遅延量を有するものを選択する。本
実施例における他の構成及び動作は、第１実施例にて説
明した通りなので、その説明を省略する。

【００９０】

【実施例９】実施例９は、実施例１の装置を５６Ｋｂｐ
ｓ網における通信速度３３６Ｋｂｐｓのフレームに対応
させた例を示すものである。この場合のフレームフォー
マットは、６個のタイムスロットから構成され、各タイ
ムスロット中のオクテット周期内のビット数は７とな
る。この場合、オクテット信号の立ち上がりから７ビッ
ト目にフレームパルスが受信されるのが理想的な状態で
ある。

【００９１】図２０は、実施例９によるデータ処理装置
のブロック図である。この場合、基準値Ａ＝７，タイム
スロット数ｎ＝６と設定される。また、位相差は最大４
１ビットであるので、シフトレジスタ４１内のフリップ
フロップを４１段のみ使用する。また、タイムスロット
カウンタ３１は、上述のｉを９５としてカウントする。
また、変換回路４３は、入力された位相差Ｄに対して表
２のテーブルを適用する。

【００９２】このように設定された状態において、この
実施例９のデータ同期回路は、実施例１に説明した通り
の制御を行う。即ち、位相差算出回路３３は、オクテッ
トタイミング発生回路１にて生成したオクテットタイミ
ング信号と受信データとの位相差Ｄを算出し、変換回路
４３は、この位相差Ｄに相当する遅延量を読み出す。そ
して、セレクタ４２は、シフトレジスタ４１からの受信
データのうち、この遅延量を有するものを選択する。本
実施例における他の構成及び動作は、第１実施例にて説
明した通りなので、その説明を省略する。

【００９３】

【実施例１０】実施例１０は、実施例１の装置を５６Ｋ
ｂｐｓ網における通信速度２２４Ｋｂｐｓのフレームに
対応させた例を示すものである。この場合のフレームフ
ォーマットは、４個のタイムスロットから構成され、各
タイムスロット中のオクテット周期内のビット数は７と
なる。この場合、オクテット信号の立ち上がりから７ビ
ット目にフレームパルスが受信されるのが理想的な状態
である。

【００９４】図２１は、実施例１０によるデータ処理装
置のブロック図である。この場合、基準値Ａ＝７，タイ
ムスロット数ｎ＝４と設定される。また、位相差は最大
２７ビットであるので、シフトレジスタ４１内のフリッ
プフロップを２７段のみ使用する。また、タイムスロッ
トカウンタ３１は、上述のｉを９５としてカウントす
る。また、変換回路４３は、入力された位相差Ｄに対し
て表２のテーブルを適用する。

【００９５】このように設定された状態において、この
実施例１０のデータ同期回路は、実施例１に説明した通
りの制御を行う。即ち、位相差算出回路３３は、オクテ
ットタイミング発生回路１にて生成したオクテットタイ
ミング信号と受信データとの位相差Ｄを算出し、変換回
路４３は、この位相差Ｄに相当する遅延量を読み出す。
そして、セレクタ４２は、シフトレジスタ４１からの受
信データのうち、この遅延量を有するものを選択する。
本実施例における他の構成及び動作は、第１実施例にて
説明した通りなので、その説明を省略する。

【００９６】

【実施例１１】実施例１１は、実施例１の装置を５６Ｋ
ｂｐｓ網における通信速度１６８Ｋｂｐｓのフレームに
対応させた例を示すものである。この場合のフレームフ
ォーマットは、３個のタイムスロットから構成され、各
タイムスロット中のオクテット周期内のビット数は７と
なる。この場合、オクテット信号の立ち上がりから７ビ
ット目にフレームパルスが受信されるのが理想的な状態
である。

【００９７】図２２は、実施例１１によるデータ処理装
置のブロック図である。この場合、基準値Ａ＝７，タイ
ムスロット数ｎ＝３と設定される。また、位相差は最大
２０ビットであるので、シフトレジスタ４１内のフリッ
プフロップを２０段のみ使用する。また、タイムスロッ
トカウンタ３１は、上述のｉを９５としてカウントす
る。また、変換回路４３は、入力された位相差Ｄに対し
て表２のテーブルを適用する。

【００９８】このように設定された状態において、この
実施例１１のデータ同期回路は、実施例１に説明した通
りの制御を行う。即ち、位相差算出回路３３は、オクテ
ットタイミング発生回路１にて生成したオクテットタイ
ミング信号と受信データとの位相差Ｄを算出し、変換回
路４３は、この位相差Ｄに相当する遅延量を読み出す。
そして、セレクタ４２は、シフトレジスタ４１からの受
信データのうち、この遅延量を有するものを選択する。
本実施例における他の構成及び動作は、第１実施例にて
説明した通りなので、その説明を省略する。

【００９９】

【実施例１２】実施例１２は、実施例１の装置を５６Ｋ
ｂｐｓ網における通信速度１１２Ｋｂｐｓのフレームに
対応させた例を示すものである。この場合のフレームフ
ォーマットは、２個のタイムスロットから構成され、各
タイムスロット中のオクテット周期内のビット数は７と
なる。この場合、オクテット信号の立ち上がりから７ビ
ット目にフレームパルスが受信されるのが理想的な状態
である。

【０１００】図２３は、実施例１２によるデータ処理装
置のブロック図である。この場合、基準値Ａ＝７，タイ
ムスロット数ｎ＝２と設定される。また、位相差は最大
２７ビットであるので、シフトレジスタ４１内のフリッ
プフロップを２７段のみ使用する。また、タイムスロッ
トカウンタ３１は、上述のｉを９５としてカウントす
る。また、変換回路４３は、入力された位相差Ｄに対し
て表２のテーブルを適用する。

【０１０１】このように設定された状態において、この
実施例１２のデータ同期回路は、実施例１に説明した通
りの制御を行う。即ち、位相差算出回路３３は、オクテ
ットタイミング発生回路１にて生成したオクテットタイ
ミング信号と受信データとの位相差Ｄを算出し、変換回
路４３は、この位相差Ｄに相当する遅延量を読み出す。
そして、セレクタ４２は、シフトレジスタ４１からの受
信データのうち、この遅延量を有するものを選択する。
本実施例における他の構成及び動作は、第１実施例にて
説明した通りなので、その説明を省略する。

【０１０２】

【実施例１３】実施例１３は、実施例１の装置を５６Ｋ
ｂｐｓ網における通信速度５６Ｋｂｐｓのフレームに対
応させた例を示すものである。この場合のフレームフォ
ーマットは、１個のタイムスロットから構成され、各タ
イムスロット中のオクテット周期内のビット数は７とな
る。この場合、オクテット信号の立ち上がりから７ビッ
ト目にフレームパルスが受信されるのが理想的な状態で
ある。

【０１０３】図２４は、実施例１３によるデータ処理装
置のブロック図である。この場合、基準値Ａ＝７，タイ
ムスロット数ｎ＝１と設定される。また、位相差は最大
６ビットであるので、シフトレジスタ４１内のフリップ
フロップを６段のみ使用する。また、タイムスロットカ
ウンタ３１は、上述のｉを９５としてカウントする。ま
た、変換回路４３は、入力された位相差Ｄに対して表２
のテーブルを適用する。

【０１０４】このように設定された状態において、この
実施例１３のデータ同期回路は、実施例１に説明した通
りの制御を行う。即ち、位相差算出回路３３は、オクテ
ットタイミング発生回路１にて生成したオクテットタイ
ミング信号と受信データとの位相差Ｄを算出し、変換回
路４３は、この位相差Ｄに相当する遅延量を読み出す。
そして、セレクタ４２は、シフトレジスタ４１からの受
信データのうち、この遅延量を有するものを選択する。
本実施例における他の構成及び動作は、第１実施例にて
説明した通りなので、その説明を省略する。

【０１０５】

【実施形態２】図２５は本発明の第２実施形態によるデ
ータ処理装置の構成を示すブロック図である。このデー
タ処理装置を構成する各回路の機能は、データ分離回路
６ａを除き、図５に示す第１実施形態の実施例１のもの
と同じである。本第２実施形態は、第１実施形態の実施
例１のものと比較して、フレーム同期検出回路２には、
オクテットタイミング発生回路１からの受信データが直
接入力されず、データ遅延回路４を構成するシフトレジ
スタ４１及びセレクタ回路４２を経た受信データが入力
される点，及びフレーム同期検出回路２によって出力さ
れたフレームパルスがデータ分離回路６ａへも入力され
る点を、特徴としている。

【０１０６】即ち、第１実施形態では、データ分離回路
６はフレーム同期検出回路２と同じ構成のフレーム同期
検出回路を含まなければならず、これら２つの回路にお
いて夫々フレーム同期パターンの検出及びフレームパル
スの出力を行わねばならなかった。本第２実施形態は、
データ分離回路６内のフレーム同期検出回路を不要と
し、回路規模を更に縮小するとともに処理負荷を低減さ
せるために案出されたものである。

【０１０７】図２５においてセレクタ回路４２は、初期
状態（データ受信開始時点）では、遅延量０の受信デー
タを選択する。その結果、フレーム同期検出回路２によ
って出力されるフレームパルスは、第１実施形態のもの
と同じく、オクテットタイミング発生回路１によって受
信された受信データフレームそのもののフレーム同期パ
ターン位置を示すこととなる。その結果、ビットカウン
タ３１，タイムスロットカウンタ３２，及び位相差算出
回路３３から構成される位相差検出回路は、第１実施形
態のものと同じく、オクテットタイミング発生回路１に
よって受信された受信データそのもののオクテットタイ
ミング信号に対する位相差を検出して、変換回路４３に
入力することになる。

【０１０８】変換回路４３は、入力された位相差を、こ
の位相差を吸収するための遅延量を示す選択信号に変換
する。セレクタ回路４２は、この選択信号を受信する
と、シフトレジスタ４１からの受信データのうち選択信
号に示されている遅延量を有するものを選択して、フレ
ーム同期検出回路２及びデータ分離回路６ａに入力す
る。この選択された受信データは、上述のように、もは
や、オクテットタイミング信号に同期した状態となって
いる。すると、フレーム同期検出回路２は、今度は、第
１実施例のデータ分離回路６内のフレーム同期検出回路
と同じく、オクテットタイミング信号に同期している受
信データの基準位置において、フレームパルスを発生す
るようになる。

【０１０９】データ分離回路６ａは、このフレームパル
スを受信し、このフレームパルスに従ってフレームの先
頭を識別するとともに、フレームのサービスチャネルの
９オクテット目から１６オクテット目までに含まれるビ
ットレート割当信号（ＢＡＳ）を抽出する。そして、オ
クテットタイミング信号の立ち上がりを検出する毎に、
ビットレート割当信号（ＢＡＳ）によって定まる周期に
従って、各データ処理回路７，８，９に受信データを振
り分ける。

【０１１０】なお、位相差算出回路３３は、一旦位相差
Ｄが０以上であると算出した後に位相差Ｄが０であると
算出した場合には、データ遅延回路４（シフトレジスタ
４１，セレクタ４２）によって同期が取れている状態で
あると判断し、直前に算出した値（Ｄ＞０）をロックす
る。

【０１１１】このように、本第２実施形態によると、フ
レーム同期検出回路２によって発生されたフレームパル
スを、データ分離回路６ａにおけるフレーム分離のため
に用いることができる。そのため、データ分離回路６ａ
は、フレーム同期検出回路を含む必要がなくなり、回路
規模が第１実施形態のものより更に縮小される。本第２
実施形態におけるその他の構成及び動作は、第１実施形
態の実施例１のものと同じなので、その説明を省略す
る。

【０１１２】

【発明の効果】以上のように構成された本発明のデータ
処理装置によると、Ｈ．２２１等に従った所定長のフレ
ーム内に所定の周期信号に従って処理されるべき複数種
類のデータが含まれている場合に、受信端末内で生成し
た任意の位相の上記周期信号に対する上記複数種類のデ
ータの同期取りを上記複数種類のデータに共通の回路ユ
ニットによって行うことができる。その結果、装置全体
の回路規模を小さくすることが可能となる。

【図面の簡単な説明】

【図１】 本発明の原理を示す原理図

【図２】 本発明の第１の実施形態によるデータ処理装
置の構成を示すブロック図

【図３】 図２のフレーム同期検出回路内に内蔵されて
いるバッファの構成図

【図４】 図２の装置の作用を示すタイムチャート

【図５】 図２のデータ処理装置の実施例１を示すブロ
ック図

【図６】 図５の装置で扱われるフレームの構成図

【図７】 図２のデータ処理装置の実施例２を示すブロ
ック図

【図８】 図７の装置で扱われるフレームの構成図

【図９】 図７の装置の作用を示すタイムチャート

【図１０】 図２のデータ処理装置の実施例３を示すブ
ロック図

【図１１】 図１０の装置で扱われるフレームの構成図

【図１２】 図１０の装置の作用を示すタイムチャート

【図１３】 図２のデータ処理装置の実施例４を示すブ
ロック図

【図１４】 図１３の装置で扱われるフレームの構成図

【図１５】 図１３の装置の作用を示すタイムチャート

【図１６】 図２のデータ処理装置の実施例５を示すブ
ロック図

【図１７】 図２のデータ処理装置の実施例６を示すブ
ロック図

【図１８】 図２のデータ処理装置の実施例７を示すブ
ロック図

【図１９】 図２のデータ処理装置の実施例８を示すブ
ロック図

【図２０】 図２のデータ処理装置の実施例９を示すブ
ロック図

【図２１】 図２のデータ処理装置の実施例１０を示す
ブロック図

【図２２】 図２のデータ処理装置の実施例１１を示す
ブロック図

【図２３】 図２のデータ処理装置の実施例１２を示す
ブロック図

【図２４】 図２のデータ処理装置の実施例１３を示す
ブロック図

【図２５】 本発明の第２の実施形態によるデータ処理
装置の構成を示すブロック図

【図２６】 Ｈ．２２１による６４Ｋｂｉｔ網での通信
速度６４Ｋｂｉｔのフレームの構成図

【図２７】 Ｈ．２２１による５６Ｋｂｉｔ網での通信
速度５６Ｋｂｉｔのフレームの構成図

【図２８】 Ｈ．２２１による６４Ｋｂｉｔ網での通信
速度３８４Ｋｂｉｔのフレームの構成図

【図２９】 従来のデータ処理装置の構成を示すブロッ
ク図

【符号の説明】

１ オクテットタイミング発生回路 ２ フレーム同期検出回路 ３ 位相差検出回路 ４ データ遅延回路 ６ データ分離回路 ６ａ データ分離回路 ７ 音声データ処理回路 ８ 画像データ処理回路 ９ コードデータ処理回路 ３１ ビットカウンタ ３２ タイムスロットカウンタ ３３ 位相差算出回路 ４１ シフトレジスタ ４２ セレクタ回路 ４３ 変換回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】所定周期の信号によって処理すべき複数種
   類のデータを含むデータフレームを装置内部において任
   意の位相で生成した上記所定周期の信号によって処理す
   るデータ処理装置において、 前記データフレームの位相を検出するデータ位相検出回
   路と、 このデータ位相検出回路によって検出された前記データ
   フレームの位相の前記所定周期の信号の位相に対する位
   相差を検出する位相差検出回路と、 この位相差検出回路によって検出された位相差と同量だ
   け前記データフレームを遅延させるデータ遅延回路と、 このデータ遅延回路によって遅延された前記データフレ
   ームを前記複数種類のデータ毎に分離するデータ分離回
   路と、 このデータ分離回路によって分離された前記データを前
   記所定周期の信号に従って処理するデータ処理回路とを
   備えたことを特徴とするデータ処理装置。
2. 【請求項２】前記データフレームは、前記フレーム内の
   特定位置を示す同期信号を含んでいるとともに、 前記データ位相検出回路は、前記同期信号を前記データ
   フレームから抽出して前記位相差検出回路に通知し、 前記位相差検出回路は、前記所定周期の信号に対して前
   記データフレームが同期している場合における前記同期
   信号のタイミングと前記データ位相検出回路から通知さ
   れた前記同期信号のタイミングとの差を前記位相差とし
   て検出すること特徴とする請求項１記載のデータ処理装
   置。
3. 【請求項３】前記データフレームは、ＩＴＵ−ＴＵ勧告
   Ｈ．２２１に従ったフレームであり、前記同期信号は、
   このデータフレームのサービスチャネルに書き込まれた
   フレーム同期信号であることを特徴とする請求項２記載
   のデータ処理装置。
4. 【請求項４】前記位相差検出回路は、 前記所定周期の信号の周期毎に１ビットづつカウントす
   るとともに、前記位相検出回路から前記同期信号を受信
   した時のカウント値を出力するビットカウンタと、 このビットカウンタから出力されたカウント値を、前記
   所定周期の信号に対して前記データフレームが同期して
   いるときに前記ビットカウンタから出力され得る基準カ
   ウント値から減算して、位相差を算出する位相差算出回
   路とからなることを特徴とする請求項２又は３記載のデ
   ータ処理装置。
5. 【請求項５】前記データフレームは複数のタイムスロッ
   トから構成されているとともに、前記フレーム同期信号
   はこのデータフレームの先頭のタイムスロットに書き込
   まれていることを特徴とする請求項３記載のデータ処理
   装置。
6. 【請求項６】前記位相差検出回路は、 前記所定周期の信号の周期を前記複数のタイムスロット
   に分割してこのタイムスロット毎に１ビットづつカウン
   トするとともに、前記データ位相検出回路から前記同期
   信号を受信した時のカウント値を出力するビットカウン
   タと、 前記所定周期の信号の周期毎に前記タイムスロットをカ
   ウントするとともに、前記データ位相検出回路から前記
   同期信号を受信した時のカウント値を出力するタイムス
   ロットカウンタと、 前記ビットカウンタから出力されたカウント値と前記タ
   イムスロットカウンタから出力されたカウント値とに基
   づいて位相差を算出する位相差算出回路とからなること
   を特徴とする請求項５記載のデータ処理装置。
7. 【請求項７】前記タイムスロットカウンタは、前記所定
   周期の信号の各周期の先頭毎にリセットされるととも
   に、リセット後最初のタイムスロットを０とカウント
   し、次のタイムスロットをｉとカウントし、以後タイム
   スロット毎にカウント値をデクリメントし、 前記位相差算出回路は、前記ビットカウンタから出力さ
   れたカウンタ値をＰｂｉｔｎ，前記タイムスロットカウ
   ンタから出力されたカウンタ値をＰｔｓｎ，前記所定周
   期の信号に対して前記データフレームが同期していると
   きに前記ビットカウンタから出力され得る基準カウント
   値をＡ，前記タイムスロットの数をＴＳｎとした場合
   に、前記位相差Ｄを式 Ｄ＝（Ｐｔｓｎ−（ＴＳｎ−１）のｉに対する補数）×
   １０＋（Ａ−Ｐｂｉｔｎ） によって算出するとともに、 前記データ遅延回路は、前記データフレームの１周期中
   の１タイムスロットに含まれるビット数をｍとした場合
   に、前記位相差Ｄをｍ進数の数値として把握してこの位
   相差Ｄを１０進数の数値に変換し、変換された数値と同
   量だけ前記データフレームを遅延させることを特徴とす
   る請求項６記載のデータ処理装置。
8. 【請求項８】前記データ遅延回路は、 複数段のシフトレジスタと、 このシフトレジスタの入力データ及び格段の出力データ
   のうちから前記位相差と同量の遅延量を有するものを選
   択するセレクタ回路とから構成されていることを特徴と
   する請求項１記載のデータ処理回路。
9. 【請求項９】前記データ分離回路は前記フレーム同期信
   号によって前記データフレームの位置を認識し、前記デ
   ータフレームのサービスチャネルに書き込まれているビ
   ットレート割当信号を抽出し、このビットレート割当信
   号に従って前記データフレームから前記複数種類のデー
   タを分離することを特徴とする請求項３記載のデータ処
   理装置。
10. 【請求項１０】前記データ位相検出回路は、前記データ
    遅延回路を経た前記データフレームから前記フレーム同
    期信号を抽出するとともに、この同期信号を前記データ
    分離回路に入力し、 前記位相差算出手段は、一旦位相差を検出した後に位相
    差が無くなったと検出した時には、直前に検出した位相
    差を保持することを特徴とする請求項９記載のデータ処
    理装置。