JP3133384B2 - マルチフレームの同期判別装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、国際電信電話諮問委
員会（ＣＣＩＴＴ）の勧告Ｈ．２２１を使用する動画テ
レビ電話等の装置におけるマルチフレームの同期判別装
置に関する。

【０００２】

【従来の技術】ＣＣＩＴＴ勧告Ｈ．２２１に基づいて、
デジタル通信回線であるＩＳＤＮ（Ｉntegrated Ｓervi
ce ＤigitalＮetwork）のＢチャネル又はＨチャネル等
を利用して、音声及びマルチフレームの動画を送受信す
る動画テレビ電話やテレビ会議システムなどが開発され
ている。このような装置においては、マルチフレームの
画像信号の同期を確立してそれを維持する必要がある
が、そのために同期検出あるいは同期状態の判別を行な
う必要がある。

【０００３】なお、ＩＳＤＮのＢチャンネルは伝送速度
が６４ｋｂ／ｓであり、ＨチャネルにはＨ0，Ｈ11，Ｈ1
2 があり、伝送速度がそれぞれ３８４ｋｂ／ｓ，１５３
６ｋｂ／ｓ，及び１９２０ｋｂ／ｓである。そして、１
マルチフレームはそれぞれ２フレームからなる８つのサ
ブマルチフレーム、すなわち１６フレームによって構成
されており、Ｂチャネルの場合は８０オクテット（８０
×８＝６４０ビット）で１フレームを構成している。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うなマルチフレームの同期検出あるいは同期状態の判別
に関する実用性のある公知技術は見当らない。一般に考
えられる方法としては、１フレームのデータを保持でき
るシフトレジスタを１６個使用して、１マルチフレーム
分のデータを保持させ、所定のタイミングでその特定ビ
ットを水平同期パターン及び垂直同期パターンと比較し
て、その一致によって同期を検出することが可能であ
る。

【０００５】ところが、この方法によると、前述のＢチ
ャネルの場合でも１フレームが６４０ビットで構成され
ているので、１マルチフレーム（１６フレーム）分のデ
ータを保持させるには１０２４０ビットになり、Ｈチャ
ネルの場合にはＨ0 で６１４４０ビット，Ｈ11では２４
５７６０ビット，Ｈ12では３０７２００ビットにもな
り、これだけのシフトレジスタを構成するのは大変であ
り、低コストのＬＳＩ化が困難なため多大な費用がかか
るばかりか、検出に要する時間も長くなるという問題が
ある。

【０００６】この発明は上記の点に鑑みてなされたもの
であり、必要なレジスタ数及びそのビット数を大幅に減
らしてもマルチフレームの同期状態を最短時間で正確に
判別できるようにし、同期判別装置のＬＳＩ化を容易に
して低コスト化を図ること、及びＢチャネルにもＨチャ
ネルにも共通に適用できるようにすることを目的とす
る。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、この発明によるマルチフレームの同期判別装置は、
次の（ａ）乃至（ｅ）によって構成する。 （ａ）データクロックによってマルチフレームの入力信
号を１ビット間隔でシフトさせる６４ビットのシフトレ
ジスタ、（ｂ）このシフトレジスタの１ビット目から５
７ビット目までの８ビットおきの特定ビットのデータを
それぞれ入力して、データクロックとは別のシフトクロ
ックによってそれぞれ１フレーム間隔でシフトさせる８
個の１６ビットのシフトレジスタ、

【０００８】（ｃ）上記６４ビットのシフトレジスタの
５７ビット目を除く上記特定ビットを水平同期パターン
と比較して一致したら水平同期信号を出力する水平同期
検出器、（ｄ）上記１６ビットのシフトレジスタのうち
の少なくとも上記６４ビットのシフトレジスタの５７ビ
ット目のデータを入力するものの特定ビットを垂直同期
パターンと比較して一致したら垂直同期信号を出力する
垂直同期検出器、

【０００９】（ｅ）これらの水平同期検出器と垂直同期
検出器から出力される水平同期信号と垂直同期信号が一
定の関係にあるときにマルチフレームの同期状態と判断
し、その同期状態における同期タイミングで水平同期信
号又は垂直同期信号が出力されなくなった時に同期外れ
と判断する同期判断手段、

【００１０】さらに、上記マルチフレームの同期判別装
置における同期判断手段に、６４ビットのシフトレジス
タの４９ビット目のデータを入力する１６ビットのシフ
トレジスタの１ビット目のデータが“１”である時にの
み水平同期信号を有効とする手段を設けるとよい。

【００１１】また、上記マルチフレームの同期判別装置
における１６ビットのシフトレジスタを、６４ビットの
シフトレジスタの５７ビット目のデータを入力する１個
だけにして、垂直同期検出器がその１６ビットのシフト
レジスタの特定ビットを垂直同期パターンと比較して一
致したら垂直同期信号を出力するようにしてもよい。

【００１２】

【作用】前述のように、Ｂチャネル上では８０オクテッ
トで１フレームを構成しているが、そのうちの先頭部の
８オクテットのビット８が水平及び垂直の同期語（同期
信号）を含むＦＡＳデータに割当てられている。

【００１３】そこでこの発明によるマルチフレームの同
期判別装置は、６４ビットのシフトレジスタによってマ
ルチフレームの入力信号を１ビット間隔でシフトさせて
８オクテット分格納できるようにし、偶数フレームの先
頭部の８オクテットのデータが格納されたタイミング
で、その各オクテットのビット８のうち第１オクテット
を除く水平同期語が格納された特定ビットを水平同期パ
ターンと比較して水平同期を検出する。

【００１４】また、フレーム１からフレーム１１までの
奇数フレームの上記第１オクテットのビット８に垂直同
期語があるので、これを６４ビットのシフトレジスタの
少なくとも５７ビット目から順次１６ビットのシフトレ
ジスタへ取り込んで１フレーム間隔でシフトさせ、１マ
ルチフレーム（１６フレーム）分取り込んだタイミング
で、この１６ビットのシフトレジスタの上記垂直同期語
がある特定ビットを垂直同期パターンと比較して水平同
期を検出する。

【００１５】そして、上記水平同期と垂直同期の各検出
信号である水平同期信号と垂直同期信号が一定の関係に
あるときにマルチフレームの同期状態と判断し、その同
期状態における同期タイミングでこの水平同期信号又は
垂直同期信号が出力されなくなった時に同期外れと判断
する。

【００１６】さらに、奇数フレームの第２オクテットに
も水平同期語があるので、これを６４ビットのシフトレ
ジスタの４９ビット目から１６ビットのシフトレジスタ
へ取り込んで１フレーム間隔でシフトさせ、６４ビット
のシフトレジスタに偶数フレームの先頭の８オクテット
分のデータが格納された時に、常にその直前の奇数フレ
ームの水平同期語が上記１６ビットのシフトレジスタの
１ビット目に取り込まれているようにし、そのデータが
“１”である時にのみ上記水平同期信号を有効にするよ
うにすれば、水平同期の検出精度がより向上する。

【００１７】なお、上記１個又は２個の１６ビットのシ
フトレジスタ以外の１６ビットのシフトレジスタは省略
してもよいが、それらを設けることにより、過去の同期
状態や同期語以外のデータを取り出すことも可能にな
る。

【００１８】この発明によれば、シフトレジスタは６４
ビットのもの１個と１６ビットのもの８個を使用する場
合でも、６４＋１６×８＝１９２ビットあればよく、１
６ビットのシフトレジスタを１個だけにした場合には８
０ビットで済み、大幅なビット数の低減を実現し、安価
なＬＳＩ化が可能になる。しかも検出速度も速い。そし
て、Ｈチャネルでのマルチフレームの場合にも、そのデ
ータクロック及びシフトクロックの周期が短かくなるだ
けで、同様に使用できる利点がある。

【００１９】

【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。図１はこの発明の一実施例であるマル
チフレームの同期判別装置の構成を示すブロック図であ
り、この装置はＢチャネル及びＨチャネルの双方に共通
して使用可能である。

【００２０】この装置は３つの部分に大別することがで
きる。すなわち、１個の６４ビットのシフトレジスタ１
とデジタル比較器である水平同期検出器２からなる水平
同期部と、８個の１６ビットのシフトレジスタ３ａ〜３
ｈとデジタル比較器である垂直同期検出器４からなる垂
直同期部と、これらの各部を制御すると共にその検出信
号を入力して同期状態信号等を発生する同期制御回路５
とによって構成されている。

【００２１】その６４ビットのシフトレジスタ１は、マ
ルチフレームの入力信号（ＩＤＴ）を入力して、そのデ
ータクロック（ＤＣＬＫ）によって１ビット間隔でシフ
トさせ、６４ビット目からその信号を入力された順序で
出力する。

【００２２】８個の１６ビットのシフトレジスタ３ａ〜
３ｈは、６４ビットのシフトレジスタ１の１ビット目か
ら５７ビット目までの８ビットおきの特定ビット、すな
わち１ビット目，９ビット目，１７ビット目，２５ビッ
ト目，３３ビット目，４１ビット目，４９ビツト目，及
び５７ビット目のデータをそれぞれ入力し、それを同期
制御回路５がデータクロック（ＤＣＬＫ）を入力して１
フレーム間隔で出力するシフトクロック（ＳＨ）によっ
てそれぞれシフトさせる。

【００２３】水平同期検出器２は、６４ビットのシフト
レジスタ１の５７ビット目を除く上記特定ビット（１，
９，１７，２５，３３，４１，４９ビット目）を特定パ
ターンである水平同期パターン“１１０１１００”と比
較して、一致した時に水平同期信号（ＨＳ）を出力す
る。一方、垂直同期検出器４は、６４ビットのシフトレ
ジスタ１の５７ビット目のデータを入力する１６ビット
のシフトレジスタ３ｈの特定ビット（５，７，９，１
１，１３，１５ビット目）を特定パターンである垂直同
期パターン“１１０１００”と比較し、一致した時に垂
直同期信号（ＶＳ）を出力する。

【００２４】そして、同期制御回路５は水平同期検出器
２及び垂直同期検出器４から出力される水平同期信号
（ＨＳ）と垂直同期信号（ＶＳ）が一定の関係（ＨＳが
１６回出力される毎にＶＳが出力される）を持つ時にマ
ルチフレームの同期状態であると判断して、同期状態信
号（ＳＹＮＣ）を出力すると共に、水平同期パルス（Ｓ
ＭＦＰ）及び垂直同期パルス（ＭＦＰ）をそれぞれ所定
の周期で出力する。その同期状態から水平同期信号（Ｈ
Ｓ）又は垂直同期信号（ＶＳ）が同期タイミングで所定
回入力されなくなった時に同期外れと判断し、上記各同
期パルス及び同期状態信号の出力を停止する。

【００２５】この実施例によってＢチャネルのマルチフ
レームの同期判別を行なう場合について、さらに詳細に
説明する。図２はＢチャネルでの１フレームの構造を示
す図であり、図３はその１マルチフレーム中のＦＡＳ
（Ｆrame Ａligment Ｓignal）データのみを１６フレー
ム分、すなわち１マルチフレーム（８サブマルチフレー
ムからなる）分取り出して示した図である。

【００２６】図２に示すようにＢチャネル上では８０オ
クテット（８０ビット×８サブチャネル）が１フレーム
を構成しており、先頭部の８オクテットのビット８（サ
ブチャネル＃７）がＦＡＳデータに割り当てられてい
る。このＦＡＳデータは図３に示すように、０フレーム
を含む偶数フレームのビット２〜８に水平同期語である
水平同期パターン“１１０１１００”が、各奇数フレー
ムのビット２に“１”（これも水平同期をとるためのデ
ータ）が、１フレームから１１フレームまでの奇数フレ
ームのビット１に垂直同期語である垂直同期パターン
“００１０１１”が入っている。

【００２７】なお、図３に示すＮ１〜Ｎ４はマルチフレ
ームの番号、Ｌ１〜Ｌ３はチャネル番号、Ａはフレーム
又はマルチフレーム外れ表示、ＥはＣＲＣ誤り表示、Ｃ
１〜Ｃ４はＣＲＣビットである。

【００２８】このようなＦＡＳデータを含むマルチフレ
ームの入力信号（ＩＤＴ）が、図１における６４ビット
のシフトレジスタ１の１ビット目に入力され、それが同
時に入力されるデータクロック（ＤＣＬＫ）によって１
ビット間隔で順次図の右方へシフトされ、６４ビット目
から出力データ（ＤＴ）として出力される。データクロ
ック（ＤＣＬＫ）は同期制御回路５にも入力し、そのカ
ウントにより同期判断及びシフトクロック（ＳＨ）発生
のタイミングをとるため等に用いられる。

【００２９】入力信号（ＩＤＴ）が１フレームの先頭部
の８オクテット（６４ビット）分入力してシフトレジス
タ１に格納された時、最初の１オクテット（８ビット）
分がシフトレジスタ１の５７ビット目〜６４ビット目
に、最後の１オクテット分が１ビット目〜８ビット目に
格納されて、その各１オクテットのビット８がそれぞれ
シフトレジスタ１の特定ビット（５７，４９，４１，３
３，２５，１７，９，１ビット目）に当っている。

【００３０】したがって、０フレームを含む偶数フレー
ムの場合、上記特定ビットのうちの５７ビット目を除く
各ビットが図３に示した水平同期パターンに対応してい
るはずである。但し、図１では４９ビット目が２オクテ
ット目の最先のパターンデータになるので、図３とは左
右が反対の水平同期パターン“１１０１１００”にな
る。そこで、このとき水平同期検出器２によってシフト
レジスタ１の上記特定ビット（５７ビット目を除く）を
この水平同期パターンと比較し、各ビットが全て一致し
たら水平同期パターン検出信号として水平同期信号（Ｈ
Ｓ）を同期制御回路５へ出力する。

【００３１】また、このシフトレジスタ１の各特定ビッ
トのデータは垂直同期部の各１６ビットのシフトレジス
タ３の１ビット目に入力され、同期制御回路５からデー
タクロック（ＤＣＬＫ）を６４０カウントする毎に出力
されるシフトクロック（ＳＨ）によって１フレーム毎に
図で下方へ順次シフトされる。

【００３２】したがって、シフトレジスタ１に偶数フレ
ームの入力信号の先頭部の８オクテット分が格納された
時、右から２番目の１６ビットのシフトレジスタ３ｇの
１ビット目には、直前の奇数フレームの２オクテット目
のビット８のデータ（図３に示した奇数フレームの第２
ビットの“１”）が入っているはずである。そこで、こ
のデータを信号Ｈ２として同期制御回路５に取り込ん
で、これが“１”のときにのみ水平同期検出器２から入
力される水平同期信号（ＨＳ）を有効にすることによ
り、水平同期の検出精度を高めることができる。

【００３３】このようにして、１マルチフレームの最後
のフレーム（図３における１５フレーム）の先頭部の８
オクテットの入力信号がシフトレジスタ１に格納され
て、シフトクロック（ＳＨ）の発生によってその５７ビ
ット目のデータがシフトレジスタ３ｈの１ビット目に取
り込まれると、この１６ビットのシフトレジスタ３ｈの
各ビットには図３に示した各フレーム０〜１５の第１ビ
ットのデータが、図１では下側から順に格納されている
はずである。

【００３４】そこで、このとき垂直同期検出器４がこの
１６ビットのシフトレジスタ３ｈの特定ビット（５，
７，９，１１，１３，１５ビット目）を垂直同期パター
ン（但し、図３とは上下方向の順序が反対になるので
“１１０１００”になる）と比較して、一致したら垂直
同期パターン検出信号として垂直同期信号（ＶＳ）を同
期制御回路５へ出力する。

【００３５】ところで、ＣＣＩＴＴ勧告Ｈ．２２１では
これらの同期パターンを複数回連続して正しく又は誤っ
て受信した時にそれぞれ同期確立と同期外れを定義して
いるので、同期制御回路５では、水平同期信号（ＨＳ）
が所定回数連続して正しく発生したことを確認して水平
同期を確立し、垂直同期検出信号が連続して正しく発生
したことを確認することによって垂直同期を確立する。

【００３６】そして、水平同期と垂直同期が同時に発生
した場合がマルチフレームの同期確立であり、このとき
６４ビットのシフトレジスタ１の６４ビット目からの出
力データ（ＤＴ）がマルチフレームの先頭データとな
る。また、水平同期信号（ＨＳ）に同期した出力データ
（ＤＴ）は各サブマルチフレームの先頭データとなる。
このようにして、マルチフレームとサブマルチフレーム
の同期が可能になり、フレームの同期はシフトクロック
（ＳＨ）によって知ることができる。

【００３７】この同期の維持は、同期制御回路５によっ
て上述の水平同期信号（ＨＳ）及び垂直同期信号（Ｖ
Ｓ）とデータクロック（ＤＣＬＫ）をカウントするカウ
ンタによりなされるが、信号ＨＳとＶＳはそれぞれ２フ
レーム及び１６フレームの間隔で発生する。

【００３８】そこで、疑似同期を防ぐために最初に同期
検出されてから２フレーム毎及び１６フレーム毎にそれ
ぞれパルスを発生するカウンタを用いて、その各出力パ
ルスを水平同期パルス（ＳＭＦＰ）及び垂直同期パルス
（ＭＦＰ）とする。そして、この水平及び垂直パルスと
水平同期信号（ＨＳ）及び垂直同期信号（ＶＳ）とをそ
れぞれ比較することによって同期外れを知り、同期状態
信号（ＳＹＮＣ）の形で外部に知らせる。

【００３９】また、この実施例では、１６ビットのシフ
トレジスタ３ａ〜３ｇに１ビットおきに偶数フレームの
ＦＡＳデータの水平同期パターンに対応するデータが順
次格納されるので、各シフトレジスタ３ａ〜３ｇのその
対応する各ビットを水平同期パターンと比較する水平同
期検出器を設ければ、現時点以前の水平同期状態を検出
することができる。したがって、その検出信号を同期制
御回路５に入力させれば、連続して所定回数の水平同期
信号発生によって水平同期を確立するのが容易になる。

【００４０】さらに、このシフトレジスタ３ａ〜３ｇに
は１マルチフレーム分のＦＡＳデータの同期用以外の図
３に示した各種のデータも保存されるので、それらを必
要に応じて任意に取り出すことも可能である。

【００４１】次に、この発明の他の実施例を図４によっ
て説明するが、図１と同じ部分には同一符号を付してあ
り、それらの説明は省略する。この実施例の同期検出装
置では、１６ビットのシフトレジスタとして、図１に示
した実施例のシフトレジスタ３ｈに相当するシフトレジ
スタ３を１個だけ設け、６４ビットのシフトレジスタ１
に各フレームの先頭部の８オクテット分の入力信号（Ｉ
ＤＴ）が格納された時に、その５７ビット目のデータを
シフトレジスタ３の１ビット目に取り込むようにしたも
のである。

【００４２】前述の実施例では、同期確立や同期外れの
検出のために１マルチフレーム分のＦＡＳデータを保存
し、そのＦＡＳ信号のデータの特定ビットを水平同期パ
ターンと比較することによって水平同期を確立したり、
マルチフレーム中の任意のデータを取り出すこともでき
たが、その必要がなく、単に同期をとるだけならＦＡＳ
データ中の水平同期パターンのデータを保存しなくと
も、同期を確立し、同期外れを判別することができる。

【００４３】そこで、この図４に示す同期判別装置で
は、同期制御回路５′において現在の水平同期状態を１
回目の水平同期検出，２回目の水平同期検出というよう
に持ち、水平同期信号（ＨＳ）の入力によってこの状態
を変化させることによって、所定回数連続して水平同期
が検出されたことを確認して水平同期の確立を行なうよ
うにする必要がある。

【００４４】また、前述した奇数フレームの先頭部の８
オクテットの第２ビットにある水平同期をとるためのデ
ータ“１”を保持することができないので、６４ビット
のシフトレジスタ１に奇数フレームの先頭部の８オクテ
ット分の入力信号が格納された時に、水平同期検出器２
によってその４９ビット目のデータを“１”と比較し、
一致していれば水平同期信号Ｈ２を同期制御回路５′へ
出力するようにする。

【００４５】それによって、同期制御回路５′は水平同
期信号ＨＳとＨ２とが連続して入力した時に水平同期信
号ＨＳを有効にする処理を行なうようにするのが望まし
い。これらにより、この実施例の同期制御回路５′は図
１の同期制御回路５に比してその構成が若干複雑になる
が、使用するシフトレジスタのビット数は大幅に減らす
ことができる。

【００４６】これらの各実施例によれば、サブマルチフ
レーム内の同期語（水平同期）の検出及びマルチフレー
ム内の同期語（垂直同期）の検出、及び同期状態の判別
を、少ないシフトレジスタのビット数で最短時間で実行
することができる。例えば、動画テレビ電話ではこの同
期判別装置内での処理時間による遅延の問題が発生する
が、その遅延は６４ビットだけであり６４Ｋｂ／ｓのデ
ータレートに対してわずか１ｍｓである。

【００４７】同期制御回路において、水平及び垂直同期
信号を直接出力せずに、これらの同期信号に同期されて
２フレーム毎及び１６フレーム毎にそれぞれパルスを発
生するカウンタの出力パルスを各同期パルスとして出力
するようにしたので、データエラーによる一時的同期喪
失の保護ができる。シフトレジスタのビット数を１９２
ビットあるいは８０ビットと大幅に減少できるので、Ｌ
ＳＩ化が容易であり、低コスト化が期待できる。

【００４８】さらに、同期制御回路５又は５′内のカウ
ンタを変更すれば、フレームのビット数が異なるだけで
Ｂ，Ｈ0，Ｈ11，Ｈ12 いずれのチャネルに対しても共通
に使用可能である。また、Ｈ．２２１勧告では上述した
実施例で示した以外にも種々のデータが送受されるが、
図１の実施例ではこれらのデータの取り出しも水平及び
垂直方向で容易に任意の位置から行なうことが可能であ
る。

【００４９】

【発明の効果】以上説明してきたように、この発明によ
るマルチフレームの同期判別装置は、必要なレジスタの
数及びビット数を大幅に減らすことができ、しかも最短
時間で水平，垂直同期の検出と同期状態及び同期外れを
正確に判別することができる。したがって、低コスト化
が期待できると共に、装置内での遅延時間も極めて短か
くなる。また、ＢチャネルとＨチャネルに共用すること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すマルチフレームの同
期判別装置のブロック図である。

【図２】Ｂチャネルでの１フレームの構造を示す説明図
である。

【図３】同じくその中のＦＡＳデータを１マルチフレー
ム（１６フレーム）分取り出して示す説明図である。

【図４】この発明の他の実施例を示すマルチフレームの
同期判別装置のブロック図である。

【符号の説明】

１ ６４ビットのシフトレジスタ ２ 水平同期検出
器 ３ａ〜３ｈ，３ １６ビットのシフトレジスタ ４ 垂直同期検出器 ５，５′ 同期制
御回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/04 - 5/12 H04N 7/14 - 7/173 H04L 7/00 - 7/10

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 データクロックによってマルチフレーム
   の入力信号を１ビット間隔でシフトさせる６４ビットの
   シフトレジスタと、該シフトレジスタの１ビット目から
   ５７ビット目までの８ビットおきの特定ビットのデータ
   をそれぞれ入力して、前記データクロックとは別のシフ
   トクロックによってそれぞれ１フレーム間隔でシフトさ
   せる８個の１６ビットのシフトレジスタと、前記６４ビ
   ットのシフトレジスタの５７ビット目を除く前記特定ビ
   ットを水平同期パターンと比較して一致したら水平同期
   信号を出力する水平同期検出器と、前記１６ビットのシ
   フトレジスタのうちの少なくとも前記６４ビットのシフ
   トレジスタの５７ビット目のデータを入力するものの特
   定ビットを垂直同期パターンと比較して一致したら垂直
   同期信号を出力する垂直同期検出器と、前記水平同期検
   出器と垂直同期検出器から出力される水平同期信号と垂
   直同期信号が一定の関係にあるときにマルチフレームの
   同期状態と判断し、その同期状態における同期タイミン
   グで前記水平同期信号又は垂直同期信号が出力されなく
   なった時に同期外れと判断する同期判断手段とからなる
   ことを特徴とするマルチフレームの同期判別装置。
2. 【請求項２】 請求項１記載のマルチフレームの同期判
   別装置において、同期判断手段が、前記６４ビットのシ
   フトレジスタの４９ビット目のデータを入力する１６ビ
   ットのシフトレジスタの１ビット目のデータが“１”で
   ある時にのみ前記水平同期信号を有効とする手段を有す
   ることを特徴とするマルチフレームの同期判別装置。
3. 【請求項３】 データクロックによってマルチフレーム
   の入力信号を１ビット間隔でシフトさせる６４ビットの
   シフトレジスタと、該シフトレジスタの５７ビット目の
   データを入力して、前記データクロックとは別のシフト
   クロックによって１フレーム間隔でシフトさせる１６ビ
   ットのシフトレジスタと、前記６４ビットのシフトレジ
   スタの１ビット目から４９ビット目までの８ビットおき
   の特定ビットを水平同期パターンと比較して一致したら
   水平同期信号を出力する水平同期検出器と、前記１６ビ
   ットのシフトレジスタの特定ビットを垂直同期パターン
   と比較して一致したら垂直同期信号を出力する垂直同期
   検出器と、前記水平同期検出器と垂直同期検出器から出
   力される水平同期信号と垂直同期信号が一定の関係にあ
   るときにマルチフレームの同期状態と判断し、その同期
   状態における同期タイミングで前記水平同期信号又は垂
   直同期信号が出力されなくなった時に同期外れと判断す
   る同期判断手段とからなることを特徴とするマルチフレ
   ームの同期判別装置。