JPH10285019A - ディジタルpll回路および液晶表示装置 - Google Patents
ディジタルpll回路および液晶表示装置Info
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- JPH10285019A JPH10285019A JP9082625A JP8262597A JPH10285019A JP H10285019 A JPH10285019 A JP H10285019A JP 9082625 A JP9082625 A JP 9082625A JP 8262597 A JP8262597 A JP 8262597A JP H10285019 A JPH10285019 A JP H10285019A
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- JP
- Japan
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- output
- signal
- delay
- circuit
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal Display Device Control (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 製造時のプロセスの変動や、使用時の電源、
周囲温度が変動しても所望の遅延量を得ることを可能に
する。 【解決手段】 基準入力信号と第1の出力信号との位相
を比較する位相比較手段2と、基準入力信号が入力され
るディレイチェイン回路12と、基準入力信号に対して
位相差が零となる出力の遅延要素を指示するアドレス手
段6と、このアドレスの遅延要素の出力端を選択し、こ
れから出力された信号を前記第1の出力信号として外部
に出力する第1のセレクタ回路10と、アドレス手段の
出力と予め設定された第1の設定値との積を演算する乗
算手段8と、乗算手段の出力を予め設定された第2の設
定値で除算する除算手段9と、この出力に基づいて複数
の遅延要素の出力端のうちから1個の出力端を選択し、
この選択された出力端から出力される信号を第2の出力
信号として外部に出力する第2のセレクタ回路14と、
を備えている。
周囲温度が変動しても所望の遅延量を得ることを可能に
する。 【解決手段】 基準入力信号と第1の出力信号との位相
を比較する位相比較手段2と、基準入力信号が入力され
るディレイチェイン回路12と、基準入力信号に対して
位相差が零となる出力の遅延要素を指示するアドレス手
段6と、このアドレスの遅延要素の出力端を選択し、こ
れから出力された信号を前記第1の出力信号として外部
に出力する第1のセレクタ回路10と、アドレス手段の
出力と予め設定された第1の設定値との積を演算する乗
算手段8と、乗算手段の出力を予め設定された第2の設
定値で除算する除算手段9と、この出力に基づいて複数
の遅延要素の出力端のうちから1個の出力端を選択し、
この選択された出力端から出力される信号を第2の出力
信号として外部に出力する第2のセレクタ回路14と、
を備えている。
Description
【0001】
【発明の属する技術分野】本発明はディジタルPLL
(Phase Locked Loop)回路およびこのディジタルPL
L回路を有する液晶表示装置に関する。
(Phase Locked Loop)回路およびこのディジタルPL
L回路を有する液晶表示装置に関する。
【0002】
【従来の技術】一般にディジタルPLL回路は、入力信
号に対して所定の位相だけずれた出力信号を生成する。
従来のディジタルPLL回路は、図5に示すように位相
比較器2と、フィルタカウンタ4と、アドレスカウンタ
6と、セレクタ回路10と、M個の遅延要素D1〜DM
からなるディレイチェイン12とを備える。
号に対して所定の位相だけずれた出力信号を生成する。
従来のディジタルPLL回路は、図5に示すように位相
比較器2と、フィルタカウンタ4と、アドレスカウンタ
6と、セレクタ回路10と、M個の遅延要素D1〜DM
からなるディレイチェイン12とを備える。
【0003】周波数foの基準入力信号Siがディレイチ
ェイン12に入力されるとともに位相比較器2に送られ
る。位相比較器2において、基準入力信号Siとセレク
タ回路10の出力信号Soとの位相が比較され、位相差
が零となる制御信号がフィルタカウンタ4を介してアド
レスカウンタ6に送られる。なお、フィルタカウンタ4
は位相比較器2の出力信号からノイズを除去するために
設けられている。
ェイン12に入力されるとともに位相比較器2に送られ
る。位相比較器2において、基準入力信号Siとセレク
タ回路10の出力信号Soとの位相が比較され、位相差
が零となる制御信号がフィルタカウンタ4を介してアド
レスカウンタ6に送られる。なお、フィルタカウンタ4
は位相比較器2の出力信号からノイズを除去するために
設けられている。
【0004】アドレスカウンタ6はフィルタカウンタ4
を介して送られてくる位相比較器2の出力に基づいてセ
レクタ回路10に指令信号を送る。するとこの指令信号
に基づいて、セレクタ回路10がディレイチェインの複
数の出力タップの中から一つの出力タップを選択し、所
定の遅延量でかつ上記位相差が零となる出力信号So、
すなわち入力信号の周期の倍数だけ遅れた出力信号が上
記選択されたタップから出力され、外部に送られる。
を介して送られてくる位相比較器2の出力に基づいてセ
レクタ回路10に指令信号を送る。するとこの指令信号
に基づいて、セレクタ回路10がディレイチェインの複
数の出力タップの中から一つの出力タップを選択し、所
定の遅延量でかつ上記位相差が零となる出力信号So、
すなわち入力信号の周期の倍数だけ遅れた出力信号が上
記選択されたタップから出力され、外部に送られる。
【0005】これにより図6に示すように出力信号So
はその立上がりエッジが入力信号Siの立上がりエッジ
に比べて入力信号Siの例えば1周期分(=1/fo)送
れたものとなる。
はその立上がりエッジが入力信号Siの立上がりエッジ
に比べて入力信号Siの例えば1周期分(=1/fo)送
れたものとなる。
【0006】また従来の液晶表示装置40は、図7に示
すように液晶表示素子(図示せず)を駆動する駆動回路
46に、コントローラ42を介して入力データ51を送
るとともに遅延素子45を介してクロック信号52を送
る構成となっている。これは、駆動回路46がコントロ
ーラ42を介して送られてくるデータを確実に取り込む
ためのものであり、遅延要素からなる遅延回路45によ
ってクロック信号54を一定時間(例えばクロック信号
51の半サイクル分)遅らせ、遅延回路45からのクロ
ック信号54が入力データ53の中央で立ち上がるよう
にすることによって実現している(図8参照)。これに
より駆動回路46に入力されるデータ53は、駆動回路
46に入力されるクロック信号54に対してセット/ア
ップホールドマージン60が確保されていることになる
(図8参照)。
すように液晶表示素子(図示せず)を駆動する駆動回路
46に、コントローラ42を介して入力データ51を送
るとともに遅延素子45を介してクロック信号52を送
る構成となっている。これは、駆動回路46がコントロ
ーラ42を介して送られてくるデータを確実に取り込む
ためのものであり、遅延要素からなる遅延回路45によ
ってクロック信号54を一定時間(例えばクロック信号
51の半サイクル分)遅らせ、遅延回路45からのクロ
ック信号54が入力データ53の中央で立ち上がるよう
にすることによって実現している(図8参照)。これに
より駆動回路46に入力されるデータ53は、駆動回路
46に入力されるクロック信号54に対してセット/ア
ップホールドマージン60が確保されていることになる
(図8参照)。
【0007】
【発明が解決しようとする課題】このように従来のディ
ジタルPLL回路においては、このPLL回路の出力信
号はその立ち上がりが入力信号の立ち上がりに一致して
いる信号、すなわち入力信号の周期に等しい遅延量を有
する信号である。また所望の遅延量が入力信号の周期に
等しくない出力信号は、ディレイチェイン12の出力タ
ップを選択することによって得ることが可能である。し
かし、遅延要素は製造時のプロセスの変動や、使用時の
電源、周囲温度の変動によって遅延量が変化する。
ジタルPLL回路においては、このPLL回路の出力信
号はその立ち上がりが入力信号の立ち上がりに一致して
いる信号、すなわち入力信号の周期に等しい遅延量を有
する信号である。また所望の遅延量が入力信号の周期に
等しくない出力信号は、ディレイチェイン12の出力タ
ップを選択することによって得ることが可能である。し
かし、遅延要素は製造時のプロセスの変動や、使用時の
電源、周囲温度の変動によって遅延量が変化する。
【0008】このため、従来のディジタルPLL回路に
おいては、選択される、遅延要素の段数が変化し、所望
の遅延量が得られないという問題が生じる。また従来の
液晶表示装置においても同様に所望の遅延量が得られ
ず、セット/アップホールドマージンを確保することが
できないという問題が生じる。
おいては、選択される、遅延要素の段数が変化し、所望
の遅延量が得られないという問題が生じる。また従来の
液晶表示装置においても同様に所望の遅延量が得られ
ず、セット/アップホールドマージンを確保することが
できないという問題が生じる。
【0009】本発明は上記事情を考慮してなされたもの
であって、使用時に電源や周囲温度が変動した場合で
も、また製造時のプロセスが変動した場合でも所望の遅
延量を得ることのできるディジタルPLL回路および液
晶表示装置を提供することを目的とする。
であって、使用時に電源や周囲温度が変動した場合で
も、また製造時のプロセスが変動した場合でも所望の遅
延量を得ることのできるディジタルPLL回路および液
晶表示装置を提供することを目的とする。
【0010】
【課題を解決するための手段】本発明によるディジタル
PLL回路の第1の態様は、基準入力信号と第1の出力
信号との位相を比較し、位相差が零となる制御信号を出
力する位相比較手段と、直列接続された複数個の遅延要
素からなり、初段の遅延要素に前記基準入力信号が入力
され、各段の遅延要素の出力端から出力を取り出すこと
が可能なディレイチェイン回路と、前記位相比較手段の
出力に基づいて、前記各遅延要素の出力のうち前記基準
入力信号に対して位相差が零となる出力を出力する遅延
要素のアドレスを指示するアドレス手段と、このアドレ
ス手段によって指示されたアドレスの遅延要素を選択
し、この選択された遅延要素の出力信号を前記第1の出
力信号として外部に出力する第1のセレクタ回路と、前
記アドレス手段の出力と、予め設定された第1の設定値
との積を演算する乗算手段と、前記乗算手段の出力を予
め設定された第2の設定値で除算する除算手段と、この
除算手段の出力に基づいて前記複数の遅延要素のうちか
ら1個の遅延要素を選択し、この選択された遅延要素か
ら出力される信号を第2の出力信号として外部に出力す
る第2のセレクタ回路とを備えていることを特徴とす
る。
PLL回路の第1の態様は、基準入力信号と第1の出力
信号との位相を比較し、位相差が零となる制御信号を出
力する位相比較手段と、直列接続された複数個の遅延要
素からなり、初段の遅延要素に前記基準入力信号が入力
され、各段の遅延要素の出力端から出力を取り出すこと
が可能なディレイチェイン回路と、前記位相比較手段の
出力に基づいて、前記各遅延要素の出力のうち前記基準
入力信号に対して位相差が零となる出力を出力する遅延
要素のアドレスを指示するアドレス手段と、このアドレ
ス手段によって指示されたアドレスの遅延要素を選択
し、この選択された遅延要素の出力信号を前記第1の出
力信号として外部に出力する第1のセレクタ回路と、前
記アドレス手段の出力と、予め設定された第1の設定値
との積を演算する乗算手段と、前記乗算手段の出力を予
め設定された第2の設定値で除算する除算手段と、この
除算手段の出力に基づいて前記複数の遅延要素のうちか
ら1個の遅延要素を選択し、この選択された遅延要素か
ら出力される信号を第2の出力信号として外部に出力す
る第2のセレクタ回路とを備えていることを特徴とす
る。
【0011】また、本発明によるディジタルPLL回路
の第2の態様は、第1の態様のディジタルPLL回路に
おいて、前記第1の設定値は、前記基準入力信号に対し
て所望の遅延量となる遅延信号を出力する遅延要素の段
数を示す値であり、前記第2の設定値は、ディジタルP
LL回路が標準状態のときに前記第1のセレクタ回路に
よって選択される遅延要素の段数であることを特徴とす
る。
の第2の態様は、第1の態様のディジタルPLL回路に
おいて、前記第1の設定値は、前記基準入力信号に対し
て所望の遅延量となる遅延信号を出力する遅延要素の段
数を示す値であり、前記第2の設定値は、ディジタルP
LL回路が標準状態のときに前記第1のセレクタ回路に
よって選択される遅延要素の段数であることを特徴とす
る。
【0012】また、本発明による液晶表示装置は、入力
されたデータを、入力されたクロック信号に基づいて出
力するデータ出力回路、および前記クロック信号を前記
基準入力信号とする請求項1または請求項2記載のディ
ジタルPLL回路を有するコントローラと、前記ディジ
タルPLL回路の第2の出力信号に基づいて前記データ
出力回路から出力されるデータを取り込み、この取り込
んだデータに基づいて液晶表示素子を駆動する駆動回路
とを備えていることを特徴とする。
されたデータを、入力されたクロック信号に基づいて出
力するデータ出力回路、および前記クロック信号を前記
基準入力信号とする請求項1または請求項2記載のディ
ジタルPLL回路を有するコントローラと、前記ディジ
タルPLL回路の第2の出力信号に基づいて前記データ
出力回路から出力されるデータを取り込み、この取り込
んだデータに基づいて液晶表示素子を駆動する駆動回路
とを備えていることを特徴とする。
【0013】
【発明の実施の形態】本発明によるディジタルPLL回
路の一実施の形態の構成を図1に示す。この実施の形態
のディジタルPLL回路は、図5に示す従来のディジタ
ルPLL回路において、乗算器8と、除算器9と、セレ
クタ回路14とを新たに設けたものである。
路の一実施の形態の構成を図1に示す。この実施の形態
のディジタルPLL回路は、図5に示す従来のディジタ
ルPLL回路において、乗算器8と、除算器9と、セレ
クタ回路14とを新たに設けたものである。
【0014】本実施の形態のディジタル回路の構成およ
び動作を説明する前に、次のことを仮定する。
び動作を説明する前に、次のことを仮定する。
【0015】入力信号Siの周波数をfO とし、使用時
の電源、周囲温度および製造時のプロセスが各々標準状
態の場合に、PLL回路のロック時に選択される、ディ
レイチェイン12の遅延要素の段数をLとするとともに
入力信号Siに対して所望の遅延量となる遅延信号を出
力する遅延要素の段数をAとする。また、製造時のプロ
セスや使用時の電源、周囲温度が変動したとき、上記P
LL回路のロック時に選択されるディレイチェイン12
の遅延要素の段数をNとする。なお、この段数Nはアド
レスカウンタ6の出力である。
の電源、周囲温度および製造時のプロセスが各々標準状
態の場合に、PLL回路のロック時に選択される、ディ
レイチェイン12の遅延要素の段数をLとするとともに
入力信号Siに対して所望の遅延量となる遅延信号を出
力する遅延要素の段数をAとする。また、製造時のプロ
セスや使用時の電源、周囲温度が変動したとき、上記P
LL回路のロック時に選択されるディレイチェイン12
の遅延要素の段数をNとする。なお、この段数Nはアド
レスカウンタ6の出力である。
【0016】今現在の状態が標準状態からずれている場
合を考えると、入力信号Siに対して上記所望の遅延量
となる、ディレイチェイン12の遅延要素の段数はA・
N/Lである。
合を考えると、入力信号Siに対して上記所望の遅延量
となる、ディレイチェイン12の遅延要素の段数はA・
N/Lである。
【0017】この状態で周波数f0 の基準入力信号Si
がディレイチェイン12に入力されるとともに位相比較
器2に送られる。すると位相比較器2において入力信号
Siとセレクタ回路10の出力信号S01との位相が比較
され、位相差が零となる制御信号がフィルタカウンタ4
を介してアドレスカウンタ6に送られる。なお、フィル
タカウンタ4は位相比較器2の出力信号からノイズを除
去するために設けられている。
がディレイチェイン12に入力されるとともに位相比較
器2に送られる。すると位相比較器2において入力信号
Siとセレクタ回路10の出力信号S01との位相が比較
され、位相差が零となる制御信号がフィルタカウンタ4
を介してアドレスカウンタ6に送られる。なお、フィル
タカウンタ4は位相比較器2の出力信号からノイズを除
去するために設けられている。
【0018】アドレスカウンタ6はフィルタカウンタ4
を介して送られてくる位相比較器2の出力に基づいて、
セレクタ回路10および乗算器8には上記段数Nを示す
信号を送る。するとセレクタ回路10がディレイチェイ
ン12の複数の遅延要素の中から上記段数Nに対応する
遅延要素を選択し、入力信号Siの周期の倍数(例えば
1周期分)だけ位相が遅れた出力信号S01が、上記選択
された遅延要素の出力タップから出力され外部に送られ
る。
を介して送られてくる位相比較器2の出力に基づいて、
セレクタ回路10および乗算器8には上記段数Nを示す
信号を送る。するとセレクタ回路10がディレイチェイ
ン12の複数の遅延要素の中から上記段数Nに対応する
遅延要素を選択し、入力信号Siの周期の倍数(例えば
1周期分)だけ位相が遅れた出力信号S01が、上記選択
された遅延要素の出力タップから出力され外部に送られ
る。
【0019】一方、乗算器8は、予め入力された段数A
と、アドレスカウンタ6の出力(段数N)とを乗算し、
その演算結果を除算器9に送出する。除算器9は、乗算
器8の出力(=A・N)を、予め入力された段数Lで除
算し、その商をセレクタ回路14に出力する。
と、アドレスカウンタ6の出力(段数N)とを乗算し、
その演算結果を除算器9に送出する。除算器9は、乗算
器8の出力(=A・N)を、予め入力された段数Lで除
算し、その商をセレクタ回路14に出力する。
【0020】セレクタ回路14は除算器9の出力に基づ
いてディレイチェイン12の内から上記出力(=A・N
/L)に対応する段数の遅延要素を選択し、この選択さ
れた遅延要素の出力タップからの出力信号S02をクロッ
ク系17に送出する。
いてディレイチェイン12の内から上記出力(=A・N
/L)に対応する段数の遅延要素を選択し、この選択さ
れた遅延要素の出力タップからの出力信号S02をクロッ
ク系17に送出する。
【0021】以上説明したように、セレクタ回路10の
出力S01は入力信号Siに対してその周期の倍数(例え
ば図2においては1周期分)だけ送れた信号となり、セ
レクタ回路14の出力S02は図2に示すように入力信号
Siに対して遅延量△tだけ送れた信号となる。そし
て、この遅延量△tは、製造時のプロセスの変動や、使
用時の電源、周囲温度の変化に関係なく、所望のものと
なる。
出力S01は入力信号Siに対してその周期の倍数(例え
ば図2においては1周期分)だけ送れた信号となり、セ
レクタ回路14の出力S02は図2に示すように入力信号
Siに対して遅延量△tだけ送れた信号となる。そし
て、この遅延量△tは、製造時のプロセスの変動や、使
用時の電源、周囲温度の変化に関係なく、所望のものと
なる。
【0022】次に本発明による液晶表示装置の一実施の
形態を図3および図4を参照して説明する。この実施の
形態の液晶表示装置20は、図3に示すようコントロー
ラ22内にクロック32を所望量だけ遅延させるディジ
タルPLL回路24を設けたものである。このPLL回
路24は図1に示すディジタルPLL回路と同一の構成
となっている。
形態を図3および図4を参照して説明する。この実施の
形態の液晶表示装置20は、図3に示すようコントロー
ラ22内にクロック32を所望量だけ遅延させるディジ
タルPLL回路24を設けたものである。このPLL回
路24は図1に示すディジタルPLL回路と同一の構成
となっている。
【0023】液晶表示装置20に外部から入力されたデ
ータ31はコントローラ22内のフリップフロップ23
に送られ、このフリップフロップ23からデータ35と
して液晶表示素子(図示せず)を駆動する駆動回路26
に送られる。また外部から入力されたクロック信号32
はPLL回路24に送られ、このPLL回路24からク
ロック信号36として駆動回路26に送出される。な
お、駆動回路26に送出される上記クロック信号36
は、図1に示すセレクタ回路14の出力信号S02であ
る。
ータ31はコントローラ22内のフリップフロップ23
に送られ、このフリップフロップ23からデータ35と
して液晶表示素子(図示せず)を駆動する駆動回路26
に送られる。また外部から入力されたクロック信号32
はPLL回路24に送られ、このPLL回路24からク
ロック信号36として駆動回路26に送出される。な
お、駆動回路26に送出される上記クロック信号36
は、図1に示すセレクタ回路14の出力信号S02であ
る。
【0024】したがって駆動回路26に入力されるクロ
ックは、製造時のプロセスの変動や、使用時の電源、周
囲温度の変動があっても、所望の遅延量△t(図4参
照)となる。これにより、セットアップホールドマージ
を確保することができる。
ックは、製造時のプロセスの変動や、使用時の電源、周
囲温度の変動があっても、所望の遅延量△t(図4参
照)となる。これにより、セットアップホールドマージ
を確保することができる。
【0025】なお、コントローラ22に入力されるデー
タ31およびクロック信号32と、駆動回路26に入力
されるデータ35およびクロック信号36の波形を図4
に示す。
タ31およびクロック信号32と、駆動回路26に入力
されるデータ35およびクロック信号36の波形を図4
に示す。
【0026】
【発明の効果】以上述べたように、本発明によれば製造
時のプロセスが変動した場合や、使用時の電源や周囲温
度が変動した場合でも所望の遅延量を得ることができ
る。
時のプロセスが変動した場合や、使用時の電源や周囲温
度が変動した場合でも所望の遅延量を得ることができ
る。
【図1】本発明によるディジタルPLL回路の一実施の
形態の構成を示すブロック図。
形態の構成を示すブロック図。
【図2】図1に示すディジタルPLL回路の動作を説明
する波形図。
する波形図。
【図3】本発明による液晶表示装置の一実施の形態の構
成を示すブロック図。
成を示すブロック図。
【図4】図3に示す液晶表示装置の動作を説明する波形
図。
図。
【図5】従来のディジタルPLL回路の構成を示すブロ
ック図。
ック図。
【図6】図5に示すディジタルPLL回路の動作を説明
する波形図。
する波形図。
【図7】従来の液晶表示装置の構成を示すブロック図。
【図8】図7に示す液晶表示装置の動作を説明する波形
図。
図。
2 位相比較器 4 フィルタカウンタ 6 アドレスカウンタ 8 乗算器 9 除算器 10 セレクタ回路 12 ディレイチェイン 14 セレクタ回路 17 クロック系 20 液晶表示装置 22 コントローラ 23 フリップフロップ 24 ディジタルPLL回路 26 駆動回路
Claims (3)
- 【請求項1】基準入力信号と第1の出力信号との位相を
比較し、位相差が零となる制御信号を出力する位相比較
手段と、 直列接続された複数個の遅延要素からなり、初段の遅延
要素に前記基準入力信号が入力され、各段の遅延要素の
出力端から出力を取り出すことが可能なディレイチェイ
ン回路と、 前記位相比較手段の出力に基づいて、前記各遅延要素の
出力のうち前記基準入力信号に対して位相差が零となる
出力を出力する遅延要素のアドレスを指示するアドレス
手段と、 このアドレス手段によって指示されたアドレスの遅延要
素を選択し、この選択された遅延要素の出力信号を前記
第1の出力信号として外部に出力する第1のセレクタ回
路と、 前記アドレス手段の出力と、予め設定された第1の設定
値との積を演算する乗算手段と、 前記乗算手段の出力を予め設定された第2の設定値で除
算する除算手段と、 この除算手段の出力に基づいて前記複数の遅延要素のう
ちから1個の遅延要素を選択し、この選択された遅延要
素から出力される信号を第2の出力信号として外部に出
力する第2のセレクタ回路と、 を備えていることを特徴とするディジタルPLL回路。 - 【請求項2】前記第1の設定値は、前記基準入力信号に
対して所望の遅延量となる遅延信号を出力する遅延要素
の段数を示す値であり、 前記第2の設定値は、ディジタルPLL回路が標準状態
のときに前記第1のセレクタ回路によって選択される遅
延要素の段数であることを特徴とする請求項1記載のデ
ィジタルPLL回路。 - 【請求項3】入力されたデータを、入力されたクロック
信号に基づいて出力するデータ出力回路、および前記ク
ロック信号を前記基準入力信号とする請求項1または請
求項2記載のディジタルPLL回路を有するコントロー
ラと、 前記ディジタルPLL回路の第2の出力信号に基づいて
前記データ出力回路から出力されるデータを取り込み、
この取り込んだデータに基づいて液晶表示素子を駆動す
る駆動回路と、 を備えていることを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9082625A JPH10285019A (ja) | 1997-04-01 | 1997-04-01 | ディジタルpll回路および液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9082625A JPH10285019A (ja) | 1997-04-01 | 1997-04-01 | ディジタルpll回路および液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10285019A true JPH10285019A (ja) | 1998-10-23 |
Family
ID=13779642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9082625A Pending JPH10285019A (ja) | 1997-04-01 | 1997-04-01 | ディジタルpll回路および液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10285019A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1997
- 1997-04-01 JP JP9082625A patent/JPH10285019A/ja active Pending
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