JPS63304370A - デジタル・シグナル・プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル・シグナル・プロセッサに関する。

（従来の技術） デジタル信号の演算装置は多くの技術分野における各種
の機器において広く使用されていることは周知のとおり
である。ところで、デジタル信号の演算装置による演算
結果がオーバーフローした場合には、それ以後の演算が
無意味となるので、従来から演算装置では演算結果がオ
ーバーフローを起こした場合に演算を中断するとともに
、オーバーフローの状態を検出してその状態を表示装置
により表示させるようにしている。

（発明が解決しようとする問題点） ところで、従来の演算装置におけるオーバーフローの表
示は、演算装置における演算結果にオーバーフローが生
じたときに初めてオーバーフロー状態が検出されて、そ
れの表示が行われるようになされていたので、オーバー
フローの発生の予知が回連であり、また、信号処理の対
象にされている信号の最適な信号レベルの設定も容易で
はないという問題点があった。

前記の問題点は、例えば民生用のデジタル・オ−ディオ
機器における信号処理に際して、入力信号を適正な信号
レベルの状態で装置に供給したいと希望されるようなと
きに特に大きな問題になる。

それで、アキュムレータの出力信号データに対して予め
設定しておいた所定の領域に前記のアキュムレータの出
力信号データが入ったか否かを検出するオーバーフロー
警告レベルの検出手段を設けて前記のような問題点が生
じないようにすることが試みられたが、演算途中におけ
るアキュムレータの出力信号データがアキュムレータの
出力信号データに対して予め設定されていた所定の領域
に入ることは稀ではなく、その場合にもオーバーフロー
警告レベルの検出手段からは出力が現われるために、ア
キュムレータの出力信号データが本当にオーバーフロー
警告レベルに達したのかどうかを良好に知ることが困難
であった。

（問題点を解決するための手段） 本発明はプログラム・メモリから順次に読出される命令
に応じてデジタル信号処理を実行するようになされてお
り、少なくとも係数データとデジタル信号データとを乗
算する乗算器を備えているデジタル・シグナル・プロセ
ッサにおいて、前記の乗算器からの出力信号データを累
算するアキュムレータの出力信号データに対し予め設定
しておいた所定の領域に前記のアキュムレータの出力信
号データが入ったか否かを横比するオーバーフロー警告
レベルの検出手段と、前記のオーバーフロー警告レベル
の検出手段の機能を制御する手段とを設けてなるデジタ
ル・シグナル・プロセッサを提供して、前記した問題点
を解決したものである。

（実施例） 以下、添付図面を参照して本発明のデジタル・シグナル
・プロセッサの具体的な内容を詳細に説明する。第１図
乃至第３図はそれぞれ本発明のデジタル・シグナル・プ
ロセッサの多異なる実施例のブロック図である。

まず、第１図に示されている本発明のデジタル・シグナ
ル・プロセッサ（ＤＳＰ）の一実施例のブロック図にお
いて、ａはデジタル信号（シリアル・データ）の入力端
子であって、この入力端子ａには所定の信号処理が施さ
れるべきデジタル信号、例えば、ＰＣＭ信号であるＮＲ
Ｚ信号が供給される。

第１図において、ＳＤＩはシリアル・データの入力回路
、ＩＢは入力バッファ、ＮＣ−ＲＡＭは係数ＲＡＭ、Ｔ
Ｂは転送バッファ、ＰＣＤはパラメータ制御部、Ｐ−Ｒ
ＡＭはプログラムＲＡＭ。

ＳＤＯはシリアルデータの出力回路、ＳＣＩはシリアル
・コード・インターフェース、Ｄ−ＲＡＭはデータＲＡ
Ｍであり、また、ＦＮ−ＲＯＭは定数のメモリ用ＲＯＭ
、ＭＵＬは乗算器、ＡＣＣはアキュムレータ、ＲＥＧは
シフタ付レジスタ、ＯＢは出力バッファ、ＯＬはオーバ
ーロード検出回路である。

前記したプログラムＲＡＭ（Ｐ−ＲＡＭ）は、デジタル
・シグナル・プロセッサＤＳＰが実行すべきプログラム
を予め記憶していて、所定の乗算係数等のデータを記憶
することにより係数メモリとし″　て機能する係数ＲＡ
Ｍ（ＮＣ−ＲＡＭ）から、これらのデータを乗算器ＭＵ
Ｌに供給する。

シリアル・コード・インターフェースＳＣＩはシリアル
コード入力端子Ｃおよびシリアルコード出力端子ｄを備
えており、シリアルコードタイミング入力端子ｅから供
給されるクロック信号及び同期信号（ＬＲＣＫ、ＬＲＣ
Ｋバー）によってシリアルコード入力端子Ｃからデータ
（ＳＤ、ＳＤ’　）を入力したりシリアルコード出力端
子ｄからデータ（ＳＤ、ＳＤ’　）を出力したりする。

前記したパラメータ制御部ＰＣＤは、シリアルコード・
インターフェースＳＣＩからのデータをプログラムＲＡ
Ｍ（Ｐ−ＲＡＭ）および転送バッファＴＢに識別して送
るとともに、転送バッファＴＢから転送タイミングと転
送数とを指定する制御信号Ｔｓ、Ｔｗを出力する０ｇは
パラメータ制御部ＰＣＤのトリガ入力端子である。

前記のパラメータ制御部ＰＣＤは前記したトリガ入力端
子ｇに対して外部からトリガ（同期信号）入力が供給さ
れたときに、そのトリガ入力によって転送タイミングが
決定された制御信号Ｔｓを発生することができるような
構成になされているが、パラメータ制御部ＰＣＤは前記
した端子ｇに対して外部からトリガ入力が供給されなく
ても、データ（ＳＤ、ＳＤ’　）によってもトリガされ
うるような機能を備えている。

シリアル・データの入力回路ＳＤＩはシリアル・データ
入力端子ａからの入力データを直並列変換し、入力バッ
ファＩＢを介してデータＲＡＭ（Ｄ−ＲＡＭ）に供給す
る。図中のｆはシリアルデータ入力およびシリアルデー
タ出力のタイミングをきめるために、シリアル・データ
の入力回路ＳＤＩとシリアル・データの出力回路ＳＤＯ
とに供給するデータクロック信号ＢＣＬＫとチャンネル
識別信号ＬＲＣＫとの入力端子である。

図示されていない中央演算処理装置（ｃｐｕ）が例えば
Ｒ８２３２Ｃのシリアルフォーマットにより、デジタル
・シグナル・プロセッサＤＳＰのシリアルコード入力端
子Ｃから演算用の所定の係数データを送ると、その演算
用の所定の係数データはシリアルコード・インターフェ
ースＳＣＩとパラメータ制御部ＰＣＤとを介して転送バ
ッファＴＢに送られる。

シリアルコードの転送開始を知らせるスタート信号はシ
リアルコードの転送部からシリアルコード・インターフ
ェースＳＣＩの入力端子りに印加される。また、前記し
たデジタル・シグナル・プロセッサＤＳＰのプログラム
命令サイクルを決定するクロック信号は、クロック入力
端子ｆに供給される。

図示されていないシリアル転送部の転送速度に対応した
周波数のクロック信号を発生する図示されていないクロ
ック信号の発生回路で発生されたクロック信号は、デジ
タル・シグナル・プロセッサＤＳＰのシリアルコード・
インターフェースＳＣＩのシリアルコードタイミング信
号の入力端子ｅに供給される。

デジタル・シグナル・プロセッサＤＳＰにおけるデジタ
ル信号に対する所定の演算処理は、中央演算処理装置Ｃ
ＣＰ　Ｕ）の制御の下に行われることはいうまでもなく
、デジタル・シグナル・プロセッサＤＳＰでは、定数の
メモリ用ＲＯＭ（ＦＮ−ＲＯＭ）と乗算器ＭＵＬと、ア
キュムレータＡＣＣと、シフタ付レジスタＲＥＧ、及び
出力バッファＯＢ、データＲＡＭ（Ｄ−ＲＡＭ）などの
回路構成部分において、信号に対する所定の演算処理が
行われる。

第１図に示されている実施例のデジタル・シグナル・プ
ロセッサＤＳＰでは、乗算器ＭＵＬで積算されてアキュ
ムレータＡＣＣによって累算された出力信号データが出
カバソファＯＢを介してシリアル・データの出力回路Ｓ
ＤＯに供給されて、シリアル・データの出力回路ＳＤＯ
から出力端子すに出力されるとともに、アキュムレータ
ＡＣＣの出力信号データがスイッチング回路ＳＷを介し
てオーバーロード検出回路ＯＬに供給されるようになさ
れている。

そして、前記したアキュムレータＡＣＣにおける各デー
タ毎の累算動作が終了した時点の直後毎に、前記したス
イッチング回路ＳＷがオフの状態からオンの状態に切換
制御されることにより、オーバーロード検出回路ＯＬで
は、それに供給されたアキュムレータＡＣＣにおける各
データ毎の累算値が、予め設定されていたオーバーフロ
ー防止用の余裕領域内のオーバーフロー警告レベルに達
したか否かの検出結果を示す信号を出力する。

すなわち、オーバーロード検出回路ＯＬは、前記したア
キュムレータＡＣＣにおける各データ毎の累算値と比較
するためのデータのプリセット機能と、オーバーロード
検出回路ＯＬにプリセットされたデータと前記したアキ
ュムレータＡＣＣからスイッチング回路ＳＷを介して供
給された出力データとを比較するための比較器とを備え
ているものとして構成されていて、前記したアキュムレ
ータＡＣＣにおける各データ毎の出力信号データとオー
バーロード検出回路ＯＬにプリセットされていたデータ
との比較結果により、各データ毎のアキュムレータＡＣ
Ｃにおける累算値が、アキュムレータＡＣＣの出力信号
データにおける真のオーバーフローの状態に対して設定
されている所定の余裕領域内に入ったときに出力信号を
端子Ｘに出力するのである。

前記のようにオーバーフロー防止用の余裕領域内に入っ
たときに、アキュムレータＡＣＣから供給された出力デ
ータと比較するための前記した比較器としては、正及び
負のオーバーロードがそれぞれ検出されるように、正及
び負のデータによってアキュムレータＡＣＣの出力信号
データの信号レベル、すなわち、絶対値のデータの比較
が行えるように構成されているものが使用される。

前記のようにオーバーロード検出回路ＯＬから出力端子
Ｘに出力された信号は、それを、例えば表示部に供給し
て、表示部のディスプレイ上に可視的な表示を行わせる
。

このように、第１図示の実施例のデジタル・シグナル・
プロセッサにおいては、アキュムレータＡＣＣにおける
各データ毎の累算の途中の段階における情報はスイッチ
ング手段ＳＷがオフの状態になされていることによりオ
ーバーロード検出回路ＯＬには供給されないから、前記
したアキュムレータＡＣＣにおける累算途中における出
力がオーバーフロー防止用の余裕領域内のオーバーフロ
ー警告レベルに達することがあっても、それによってオ
ーバーロード検出回路ＯＬから出力信号が現われること
はないのであり、オーバーロード検出回路ＯＬでは前記
したアキュムレータＡＣＣにおける各データ毎の累算動
作が終了した時点の直後毎に、前記したスイッチング回
路ＳＷを介して供給されるアキュムレータＡＣＣにおけ
る各データ毎の累算値が、予め設定されていたオーバー
フロー防止用の余裕領域内のオーバーフロー警告レベル
に達したか否かの検出結果を示す信号だけを出力する。

したがって、この第１図示のデジタル・シグナル・プロ
セッサでは既述した問題点は生じないことは明らかであ
る。

次に、第２図示の実施例について説明する。第２図に示
すデジタル・シグナル・プロセッサにおいて、Ｍ　Ｕ　
Ｌ　ａは乗算器、ＭＵＸはマルチプレクサ、ＰＣはプロ
グラムカウンタ、ＤＰはデータ・メモリ・ページ・ポイ
ンタ、ＡＲＰは補助レジスタ・ポインタ、ＡＬＵは演算
論理ユニット、ＡＣＣはアキュムレータであり、アキュ
ムレータＡＣＣからシフト回路１を介してデータ・バス
２に出力される。

また、前記したシフト回路１の出力信号データは、スイ
ッチング手段ＳＷを介してオーバーロード検出回路ＯＬ
に与えられており、前記したオーバーロード検出回路Ｏ
Ｌからの出力信号は出力端子Ｘに送出される。

この第２図示のデジタル・シグナル・プロセッサＤＳＰ
におけるデジタル信号に対する所定の演算処理は、中央
演算処理装置（ＣＰ　Ｕ）の制御の下に行われることは
いうまでもなく、デジタル・シグナル・プロセッサＤＳ
Ｐでは、プログラムＲＯＭと、データ／プログラムＲＡ
Ｍと、乗算ｉＭＵＬａと、マルチプレクサＭＵＸと、プ
ログラム・カウンタＰＣと、データ・メモリ・ページ・
ポインタＤＰと、補助レジスタ・ポインタＡＲＰと、演
算論理ユニットＡＬＵと、アキュムレータＡＣＣなどの
回路構成部分において、信号に対する所定の演算処理が
行われる。

そして、第２図に示されている本発明の一実施例のデジ
タル・シグナル・プロセッサＤＳＰにおいて、前記した
アキュムレータＡＣＣにおける各データ毎の累算動作が
終了した時点の直後毎に、前記したスイッチング回路Ｓ
Ｗがオフの状態からオンの状態に切換制御されることに
より、オーバーロード検出回路ＯＬでは、それにシフト
回路１を介して供給されたアキュムレータＡＣＣにおけ
る各データ毎の累算値が、予め設定されていたオーバー
フロー防止用の余裕領域内のオーバーフロー警告レベル
に達したか否かの検出結果を示す信号を出力する。

すなわち、オーバーロード検出回路ＯＬは、それにシフ
ト回路１を介して供給される前記したアキュムレータＡ
ＣＣにおける各データ毎の累算値と比較するためのデー
タのプリセット機能と、オーバーロード検出回路ＯＬに
プリセットされたデータと前記したアキュムレータＡＣ
Ｃからシフト回路１及びスイッチング回路ＳＷを介して
供給された出力データとを比較するための比較器とを備
えているものとして構成されていて、シフト回路１を介
して供給される前記したアキュムレータＡＣＣにおける
各データ毎の出力信号データとオーバーロード検出回路
ＯＬにプリセットされていたデータとの比較結果により
、各データ毎のアキュムレータＡＣＣにおける累算値が
、アキュムレータＡＣＣの出力信号データにおける真の
オーバーフローの状態に対して設定されている所定の余
裕領域内に入ったときに出力信号を端子Ｘに出方するの
である。

前記のようにオーバーフロー防止用の余裕領域内に入っ
たときに、アキュムレータＡＣＣがら供給された出力デ
５−夕と比較するための前記した比較器としては、正及
び負のオーバーロードがそれぞれ検出されるように、正
及び負のデータによってアキュムレータＡＣＣの出力信
号データの信号レベル、すなわち、絶対値のデータの比
較が行えるように構成されているものが使用される。

前記のようにオーバーロード検出回路ＯＬから出力端子
Ｘに出力された信号は、それを、例えば表示部に供給し
て、表示部のディスプレイ上に可視的な表示を行わせる
。

このように、第２図示の実施例のデジタル・シグナル・
プロセッサにおいても、アキュムレータＡＣＣにおける
各データ毎の累算の途中の段階における情報はスイッチ
ング手段ＳＷがオフの状態になされていることによりオ
ーバーロード検出回路ＯＬには供給されないから、前記
したアキュムレータＡＣＣにおける累算途中における出
力がオーバーフロー防止用の余裕領域内のオーバーフロ
ー警告レベルに達することがあっても、それによってオ
ーバーロード検出回路ＯＬから出力信号が現われること
はないのであり、オーバーロード検出回路ＯＬでは前記
したアキュムレータＡＣＣにおける各データ毎の累算動
作が終了した時点の直後毎に、前記したシフト回路１及
びスイッチング回路ＳＷを介して供給されるアキュムレ
ータＡＣＣにおける各データ毎の累算値が、予め設定さ
れていたオーバーフロー防止用の余裕領域内のオーバー
フロー警告レベルに達したか否かの検出結果を示す信号
だけを出力する。したがって、この第２図示のデジタル
・シグナル・プロセッサでは珊述した問題点は生じない
ことは明らかである。

次に、第３図に示されている本発明のデジタル・シグナ
ル・プロセッサ（ＤＳＰ）の一実施例のブロック図にお
いて、ａはデジタル信号（シリアル・データ）の入力端
子であって、この入力端子ａには所定の信号処理が施さ
れるべきデジタル信号が供給される。第３図において、
ＳＤＩはシリアル・データの入力回路、ｒＢは入カバソ
ファ、ＮＣ−ＲＡＭは係数ＲＡＭ、ＴＢは転送バッファ
、ｐｃＤはパラメータ制御部、Ｐ−ＲＡＭはプログラム
ＲＡＭ、ＳＤＯはシリアルデータの高力回路、ＳＣＩは
シリアル・コード・インターフェース、Ｄ−ＲＡＭはデ
ータＲＡＭであり、また、ＦＮ−ＲＯＭは定数のメモリ
用ＲＯＭ、　Ｍ　Ｕ　Ｌは乗算器、ＡＣＣはアキュムレ
ータ、ＲＥＧはシフタ付レジスタ、ＯＢは出力バッファ
であり、これらの構成は既述した第１図を参照して説明
した本発明のデジタル・シグナル・プロセッサ（ＤＳＰ
）の一実施例と同様である。

また、ＯＬはオーバーロード検出回路であり、このオー
バーロード検出回路ＯＬは、アキュムレータＡＣＣの出
力信号データが供給されるシフト回路ＳＦＴと、アキュ
ムレータＡＣＣの出力信号データと、シフト回路ＳＦＴ
の出力信号データとを切換えるデータ・セレクタＳＥＬ
と、オーバーフロー検出回路ＯＶＦとによって構成され
ている。

デジタル・シグナル・プロセッサＤＳＰにおけるデジタ
ル信号に対する所定の演算処理は、中央演算処理装置（
ＣＰＵ）の制御の下に行われることはいうまでもなく、
デジタル・シグナル・プロセッサＤＳＰでは、定数ツメ
モリ用ＲＯＭ（ＦＮ−ＲＯＭ）と乗算器ＭＵＬと、アキ
ュムレータＡＣＣと、シフタ付レジスタＲＥＧ、及び出
力バッファＯＢ、データＲＡＭ（Ｄ−ＲＡＭ）などの回
路構成部分において、信号に対する所定の演算処理が行
われる。

第３図に示されている実施例のデジタル・シグナル・プ
ロセッサＤＳＰでは、乗算器ＭＵＬで積算されてアキュ
ムレータＡＣＣによって累算された出力信号データが出
力バッファＯＢを介してシリアル・データの出力回路Ｓ
ＤＯに供給されて、シリアル・データの出力回路ＳＤＯ
から出力端子ｂに出力されるとともに、アキュムレータ
ＡＣＣの出力信号データはオーバーロード検出回路ＯＬ
に供給されるようになされている。

そして、オーバーロード検出回路ＯＬにおけるデータ・
セレクタＳＥＬは前記したアキュムレータＡＣＣにおけ
る各データ毎の累算動作が終了した時点の直後毎に、図
中に可動接点Ｃとして示されている可動接点Ｃが、固定
接点ａ側から固定接点す側に切換えられるような切換動
作を行う。

それで、オーバーロード検出回路ＯＬでは、アキュムレ
ータＡＣＣにおける各データ毎の累算動作が終了した時
点の直後毎に、アキュムレータＡＣＣにおける各データ
毎の累算値が予め設定されていたオーバーフロー防止用
の余裕領域内のオーバーフロー警告レベルに達したか否
かの検出結果を示す信号を出力し、前記の期間以外の期
間においては、アキュムレータＡＣＣの出力信号データ
がオーバーフロー検出回路ＯＶＦに供給されていて、オ
ーバーフローの検出結果が出力端子Ｘに送出されるよう
になされている。

この第３図示の実施例におけるデジタル・シグナル・プ
ロセッサでは、アキュムレータＡＣＣにおける各データ
毎の累算の途中の段階における情報はデータ・セレクタ
ＳＥＬによってオーバーフロー検出回路ＯＶＦに供給さ
れ、前記したアキュムレータＡＣＣにおける累算途中に
おける出力がオーバーフロー防止用の余裕領域内のオー
バーフロー警告レベルに達することがあっても、それに
よってオーバーロード検出回路ＯＬから出力信号が現わ
れることはないのであり、オーバーロード検出回路ＯＬ
では前記したアキュムレータＡＣＣにおける各データ毎
の累算動作が終了した時点の直後毎に、シフト回路ＳＦ
ＴにおいてシフトされたアキュムレータＡＣＣにおける
各データ毎の累算値が、データ・セレクタＳＥＬを介し
てオーバーフロー検出回路ＯＶＦに供給されて、オーバ
ーフロー防止用の余裕領域内のオーバーフロー警告レベ
ルに達したか否かの検出結果を示す信号が出力されるよ
うにしているので、この第３図示のデジタル・シグナル
・プロセッサでは既述した問題点は生じないことは明ら
がである。

（発明の効果） 以上、詳細に説明したところから明らがなように、本発
明のデジタル・シグナル・プロセッサは、プログラム・
メモリから順次に読出される命令に応じてデジタル信号
処理を実行するようになされており、少なくとも係数デ
ータとデジタル信号データとを乗算する乗算器を備えて
いるデジタル・シグナル・プロセッサにおいて、前記の
乗算器がらの出力信号データを累算するアキュムレータ
の出力信号データに対し予め設定しておいた所定の領域
に前記のアキュムレータの出方信号データが入ったか否
かを検出するオーバーフロー警告レベルの検出手段と、
前記のオーバーフロー警告レベルの検出手段の機能を制
御する手段とを設けてなるものであるから、この本発明
のデジタル・シグナル・プロセッサでは、オーバーフロ
ーの表示がデジタル信号の演算手段の本来の演算結果が
、オーバーフローの状態よりも予め定められたオーバー
フロー防止用の余裕分をもたない大きな演算結果を出力
した状態においてなされるから、本発明装置が適用され
ている機器の使用者は、表示部にオーバーフロー表示が
現われる頻度を見ながら機器への入力信号の信号レベル
を調整することにより、機器におけるデジタル演算結果
が本当にオーバーフローした状態で動作することが良好
に防止でき、入力信号の性質（変化の激しいもの、ある
いは変化の緩やかなもの）に応じて、余裕分をそれぞれ
最適値に選ぶことにより精度のよいオーバーフロー防止
を実現でき、また、アキュムレータＡＣＣにおける各デ
ータ毎の累算の途中の段階における情報がオーバーロー
ド検出回路ＯＬには供給されないから、前記したアキュ
ムレータＡＣＣにおける累算途中における出力がオーバ
ーフロー防止用の余裕領域内のオーバーフロー警告レベ
ルに達することがあっても、それによってオーバーロー
ド検出回路ＯＬから出力信号が現われることがなく、さ
らに、オーバーロード検出回路ＯＬでは前記したアキュ
ムレータＡＣＣにおける各データ毎の累算動作が終了し
た時点の直後毎に、アキュムレータＡＣＣにおける各デ
ータ毎の累算値が、予め設定されていたオーバーフロー
防止用の余裕領域内のオーバーフロー警告レベルに達し
たか否かの検出結果を示す信号を出力するようになされ
ているので、本発明のデジタル・シグナル・プロセッサ
では既述した従来の問題点が良好に解決できる。

【図面の簡単な説明】

第１図乃至第３図は本発明のデジタル・シグナル・プロ
セッサの容具なる実施例のブロック図である。 ａ・・・デジタル信号の入力端子、ｂ・・・出力端子、
Ｘ・・・出力端子、ＭＵ　Ｌ　、　ＭＵ　Ｌ　ａ・・・
乗算器、ＭＵＸ・・・マルチプレクサ、ＳＤＩ・・・シ
リアル・データの入力回路、ＩＢ・・・入力バッファ、
ＮＣ−ＲＡＭ・・・係数ＲＡＭ、ＴＢ・・・転送バッフ
ァ、ＰＣＤ・・・パラメータ制御部、Ｐ−ＲＡＭ・・・
プログラムＲＡＭ。

Claims (1)

【特許請求の範囲】
1. プログラム・メモリから順次に読出される命令に応じて
   デジタル信号処理を実行するようになされており、少な
   くとも係数データとデジタル信号データとを乗算する乗
   算器を備えているデジタルシグナル・プロセッサにおい
   て、前記の乗算器からの出力信号データを累算するアキ
   ュムレータの出力信号データに対し予め設定しておいた
   所定の領域に前記のアキュムレータの出力信号データが
   入ったか否かを検出するオーバーフロー警告レベルの検
   出手段と、前記のオーバーフロー警告レベルの検出手段
   の機能を制御する手段とを設けてなるデジタル・シグナ
   ル・プロセッサ