SU1709300A1 - Устройство дл умножени элементов конечного пол GF @ (2 @ ) - Google Patents
Устройство дл умножени элементов конечного пол GF @ (2 @ ) Download PDFInfo
- Publication number
- SU1709300A1 SU1709300A1 SU904798980A SU4798980A SU1709300A1 SU 1709300 A1 SU1709300 A1 SU 1709300A1 SU 904798980 A SU904798980 A SU 904798980A SU 4798980 A SU4798980 A SU 4798980A SU 1709300 A1 SU1709300 A1 SU 1709300A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- elements
- outputs
- register
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
сл
с
и
VJ о о со о о
Изобретение относитс к специализированным устройствам вычислительной техники и может использоватьс в устройствах передачи данных, в кодирующих и.декодирующих устройствах, работающих с элементами конечного пол полиномов GF(2), которое вл етс одним из полей ГалуаСР ()прит 2,
Известно устройство делени полиномов над конечным полем GF(2). содержащее два блока логарифмировани , блок вычитани и блок антилогарифмировани , при этом выходы блоков логарифмировани вл ютс входами коэффициентов полиномов-сомножителей , выходы блоков логарифмировани подсоединены к двум группам входов блока вычитани соответственно , выход которого подсоединен к входу блока антилогарифмировани , выходы которого вл ютс выходами коэффициентов полинома-произведени соответственно.
При замене в таком устройстве блока вычитани блоком суммировани это устройство делени преобразуетс в устройство умножени двух полиномов над конечным полем GF{2 ).
Недостатком такого устройства вл ютс большие аппаратурные затраты и сложность реализации.
Известно также устройство дл делени элементов полей Галуа, содержащее-первый и второй сдвиговые регистрь1Годин элемент И, один элемент ИЛИ-НЕ, декодер, кодер и умножитель, при этом информационные входы первого и второго сдвиговых регистров вл ютс входами устройства коэффициентов полинома-делител и полинома-делимого соответственно, выходы подсоединены к входам декодера и к первой группе входов умножител соответственно , а тактовые входы - объединены и подсоединены к выходу элемента И, первый вход которого вл етс тактовым входом устройства , а второй вход - подсоединен к выходу элемента ИЛИ-НЕ, входы которого объединены с второй группой входов умножител и подсоединены к выходам кодера, входы которого подсоединены к выходам декодера, при этом выходы умножител вл ютс выходами коэффициентов результирующего полинома.
В этом устройстве производ тс1Я как операци умножени , так и операци определени обратного элемента над конечным полем Галуа.
Недостатком такого устройства вл ют с его большие аппаратурные затраты.
Наиболее близким к изобретению вл етс устройство дл умножени элементов конечных полей, содержащее первый и второй регистры, первый, второй и третий мультиплексоры , матричный преобразователь, первую и вторую группы элементов И, первый и второй блоки сумматоров по модулю
два, шину единицы пол и блок синхронизации , причем первые группы входов первого и второго мультиплексоров объединены и вл ютс входами коэффициентов первого полинома-сомножител или обращаемого
0 полинома, втора группа входов первого мультиплексора вл етс группой входов коэффициентов второго полинома-сомножител , втора группа второго мультиплексора подсоединена к щине единицы пол ,
5 треть группа входов первого мультиплексора объединена с первой группой входов третьего мультиплексора и подсоединена к выходам первого блока сумматоров по модулю два, треть группа входов второго
0 мультиплексора объединена с первой группой входов первой группы блоков элементов И и подсоединена к выходам первого регистра, информационные входы которого подсоединены к выходам второго мульти5 плексора, при этом, выходы первой группы блоков элементов И подсоединены к входам второго блока сумматора по модулю два, выходы которого подсоединены к второй группе входов третьего мультиплексора и к
0 первой rpyrtne входов второй группы блоков элементов И, выходы которой подсоединены к входам первого блока сумматоров по модулю два, при этом выходы первого мультиплексора подсоединены к информационным входам второгорегистра, выходы которого подсоединены к входам матричного преобразовани , выходы которого подсоединены к ;; 5ъединенным группам входов первой и второй группы блоков элементов
0 И, причем выходы третьего мультиплексора подсоединены к информационным входам третьего регистра, выходы которого вл ютс выходами устройства коэффициентов результирующего полинома, при этом, первый
5 вход блока синхронизации вл етс входом признака режима устройства, второй вход блока синхронизации объединен с тактовыми входами первого и второго регистров и вл етс тактовым входом устройства, третий вход блока синхронизации вл етс входом готовности устройства к выполнению вычислений, тактовый выход блока синхронизации подсоединен к тактовому входу третьего регистра, а перва , втора и треть
5 группы управл ющих выходов блока подсоединены к группам управл ющих входов первого, второго и третьего мультиплексоров соответственно.
Блок синхронизации содержит триггер, {т-1)разр дный регистр сдвига, блок элементов задержки, четыре элемента И, два элемента ИЛИ-НЕ и инвертор.
Недостатком такого устройства вл ютс , его большие аппаратурные затраты.
Цель изобретени - уменьшение аппаратурных затрат устройства дл умножени эл ементов конечных полей GF(2 ).
Дл достижени поставленной цели в устройстве дл умножени элементов конечного пол GF{2 ), содержащим первый и второй регистры, мультиплексор, матричный преобразователь, группу элементов И, блок сумматоров по модулю два и элемент НЕ, причем выходы разр дов первого регистра соединены с соответствующими входами матричного преобразовател , выходы которого соединены с первыми входами соответствующих элементов И группы, выходы которых соединены с соответствующими входами сумматоров помодулю два блока, а вторые входы - с соответствующими выходами разр дов второго регистра, тактовый вход которого соединен с тактовыми входами первого регистра и устройства, информационные входы первой и второй группы мультиплексора соединены соответственно с входами коэффициентов первого и вт орого полиномов-сомножителей, вход элемента НЕ соединен с входом признака режима устройства и первым управл ющим входом мультиплексора, второй управл ющий вход которого соединен с выходом элемента НЕ, а выходы-соответственно с информационными входами второго регистра, информационные входы первого регистра соединены с входами коэффициентов первого полинома-сомножител устройства, выходы коэффициентов результирующего полинома которого соединены с выходами сумматоров по модулю два блока.
На чертеже изображена cтpyкtypнa схема устройства умножени над полем
GF(2).: .
Устройство умножени -над полем GF(2) содержит первый и второй регистры 1 и 2 соответственно, матричный преобразователь 3, мультиплексор 4 с двум группами информационных входов, группу 5 блоков элементов И, блок 6 сумматоров по модулю два и инвертор 7, причем два выхода первого регистра 1 подсоединены к одноименным двум входам матричного преобразовател 3, четыре выхода которого подсоединены к соответствующим четырем входам первой группы входов группы 5 блоков элементов И, четыре выхода которой подсоединены к соответствующим четырем входам блока б сумматоров по модулю два. при этом два
выхода второго регистра 2 подсоединены к одноименным двум входам второй группы входов группы 5 блоков элементов./, а тактовые входы регистров 1 и 2 - обьединены 5 и вл ютс тактовым входом устройства, причем информационные два входа первого регистра 1 обьединены с одноименными двум информационными входами первой группы информационных входов мультиплексора 4 и вл ютс входами устройства коэффициентов первого по инома-сомножител , два информационные входы рторой группы информационных входов мультиплексора 4 вл ютс входами устройства
5 коэффициентов второго полинома-сомножител , а два выходы подсоединены к двум одноименным информационным входам второго регистра 2, при этом первый управл ющий вход мультиплексора 4 обьединен
0 с входом инвертора 7 и вл етс входом признака режима работы устройства, а второй управл ющий вход мультиплексора 4 подсоединен к выходу инвертора 7, причем два выхода блока 6 сумматоров по модулю
5 два вл ютс выходами устройства коэффициентов результирующего полинома.
При описании принципа действи устройства умножени над полем GF(2 ) выбирают в качестве параметра сигналов на
0 соответствующих входах и выходах устройства или его функциональных элементов напр жение , уровни которого определ ютс как дл положительной логики. Таким образом , высокий уровень сигнала определ ет
5 истинное значение в булевой алгебре величины , приписываемой данному сигналу, а низкий уровень - ложное.
Кроме того, термины полином и элемент0 пол - идентичны.
Устройство умножени над полем GF(2) работает следующим образом.
Исходное состо ние устройства не определ етс и состо ние первого и второго
5 регистров 1 и 2 могут быть произвольными. Устройство может выполн ть две операции над конечным полем полиномов GF(2): операцию умножени двух элементов пол и операцию определени обратного элемента
0 дл ненулевого элемента пол .
При выполнении устройством операции умножени двух элементов пол GF(2) на тактрвый вход и вход режима работы устройстваподаютс сигналы низкого уровн ,
5 на входы устройства коэффициентов первого и второго полиномов-сомножителей под .аютс сигналы, соответствующие значени м коэффициентов первого и второго полиномов-сомножителей соответственно , а затем на тактовый вход устройства
подаетс тактовый импульсный сигнал высокого уровн , после чего на входы устройства коэффициентов первого и второго полиномов-сомножителей и на вход режима работы устройства можно подавать сигналы произвольнь1х уровней, например, соответствующие полиномам при следующей операции над полем GF(2).
При сигнале низкого уровн на входе режима работы устройства, а значит, и на первом управл ющем входе мультиплексора 4 и входе инвертора 7, на выходе инвертора 7, а значит, и на втором управл ющем входе мультиплексора 4, формируетс сигнал высокого уровн .
При таком сочетании сигналов на управл ющих входах мультиплексора 4 на его выходах сформируютс сигналь, равные сигналам на одноименных входах второй группы информационных входов мультиплексора 4.
Следовательно, по переднему фронту тактового импульсного сигнала, поступающего на тактовый вход устройства, первый и второй регистры 1 и 2 установ тс в состо ни , соответствующие значени м коэффициентов первого и второго полиномовсомножителей соответственно. На выходах блока б сумматоров по модулю два и, следовательно , на выходах устройства коэффициентов результирующего полинома сформируютс сигналы, соответствующие коэффициентам полинома-произведени первого и второго полиномов-сомножителей. Операци умножени двух элементов пол GF(2) выполн етс предлагаемым устройством , как и прототипом, за один такт его работы. При выполнении предлагаемым устройством операции определени обратного элемента дл ненулевого элемента пол GF(2) на тактовый вход устройства подаетс сигнал низкого уровн , на вход режима работы устройства - сигнал высокого уровн , на входы устройства коэффициентов первого полинома-сомножител - сигналы, соответствующие обращаемому полиномуэлементу пол GF{2), при этом сигналы на входах устройства коэффициентов второго полинома-сомножител могут быть произвольными , а затем на тактовый вход устройства подаетс тактовый импульсный сигнал высокого уровн , после чего на входы устройства коэффициентов первого и второго полиномов и вход режима работы устройства можно подавать сигналы произвольных уровней.
При сигнале высокого уровн на входе режима работы устройства на первый и второй управл ющие входы мультиплексора 4 поступ т сигналы высокого и низкого (благодар инвертору 7) уровней соответственно . При таком сочетании сигналов на управл ющих входах мультиплексора 4 на его выходах, а значит, и на информационных
входах второго регистра 2 сформируютс
сигналы, равные сигналам на входах первой группы информационных входов мультиплексора 4. а значит, равные сигналам на информационных входах первого регистра
1,
Следовательно, по переднему фронту тактового импульсного сигнала высокого уровн ,-поступающего на тактовый вход устройства , регистры 1 и 2 установ тс в одина .ковые состо ни , соответствующие коэффициентам обращаемого полинома, и, значит, по аналогии с операцией умножени устройством двух элементов пол GF(2 ), на выходах устройства коэффициентов результирующего полинома сформируютс сигналы , соответствующие полиному, равному квадрату обращаемого полинома - ненулевого элемента пол GF{2 ).
Если обозначить через В значение обращаемого элемента пол GF(2). где m s N. то обратный ему элемент 8 из этого пол может быть вьнислен по формуле Bl . В нашем случае m 2. значит, обратный
элемент дл ненулевого элемента из пол GF(2 ) может быть вычислен по следующей зависимости:
1OfTl - О9
В В В, и следовательно, как квадрат обращаемого
полинома из пол GF(2).
Предлагаемое устройство выполн ет операцикгрпределени обратного элемента дл ненулевого элемента пол GF(2). как и прототип, за-один такт его работы. Таким
образом, работоспособность устройства не нарушаетс .
Работоспособность предлагаемого устройства по сравнению с прототипом при m 2 обеспечиваетс меньшимиаппаратурными затратами.
Аппаратурные затраты прототипа составл ют три регистра, два мультиплексора натри группы информационных входов каждый , один мультиплексор на две группы информационных входов, один матричный преобразователь, две группы рлоков элементов И. два блока сумматоров по модулю два и блок синхронизации, включающий инвертор .
Claims (1)
- Аппаратурные затраты предлагаемого устройства составл ют два регистра, один мультиплексор на две группы информационных входов, один матричный преобразователь , одну группу блоков элементов И, один блок сумматоров по модулю два и инвертор . По сравнению с прототипом предлагаемое устройство по аппаратурным затратам имеет меньше на один регистр, два мультиплексора на три группы информационных входов каждый, одну группу блоков элементов И, один блок сумматоров по модулю два и блок синхронизации без инвер-. тора. Рассмотрим состав функциональных элементов прототипа. Регистр прототипа при m 2 состоит из двух 1К-триггеррв и двух инверторов. Мультиплексор на три труппы информационных входов состоит из шести двухвходовых эле .ментов И и двух трехвходовых элементов ИЛИ. Группа блоков элементов И состоит из четырех двухвходовых элементов И. Блок сумматоров по модулю два состоит из двух двухвходовых сумматоров по модулю два. Блок синхронизации состоит из инвертора, трех D-триггеров, п ти двухвходовых элементов И и двух двухвходовых элементов ИЛИ-НЕ. Таким образом, предлагаемое устройство по сравнению с прототипом имеет в своем составе меньше на два Ж-триггера. три D-триггера. два инвертора, два сумматора по модулю два. два двухвходовые элемента ИЛИ-НЕ. двадцать один д&ухвходовый элемент Ии четыре трехвходовых элемента ИЛИ. т.е. всего на 36 логических элемент меньше. . Уменьшением аппаратурных затрат предлагаемого устройства по сравнению с прототипом при сохранении его функциональных возможностей достигаетс цель изобретени . Формула из.обретени Устройство дл умножени элементов конечного пол GF(2 ), содержащее первый и второй регистры, мультиплексор, матричный преобразователь, группу элементов И. блок сумматоров по модулю два и элемент НЕ. причем выхЬды разр дов первого регистра соединены с соответствующими входами матричного преобразовател , выходы которого соединены с первыми входами соответствующих элементов И группы, выходы которых соединены с соответствующими входами сумматоров по модулю два блока, а вторые входы - с соответствующими выходами разр дов второго регистра, тактовый вход которого соединен с тактовыми входами первого регистра и устройства, информационные входы первой и второй групп мультиплексора соединены соответственно с входами коэффициентов первого и второго полиномов-сомножителей, отличающеес тем. что. с целью сокращени аппаратурных затрат, вход элемента НЕ соединен с входом признака режима устройства и первым управл ющим входом мультиплексора , второй управл ющий вход которого соединен с выходом элемента НЕ. а выходы соответственно с информационными входами второго регистра, информационные входы первого регистра - с входами коэффициентов первого полинома-сомножител устройства, выходы коэффициентов результирующего полинома которого соединены с выходами сумматоров по модулю два блока.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904798980A SU1709300A1 (ru) | 1990-03-05 | 1990-03-05 | Устройство дл умножени элементов конечного пол GF @ (2 @ ) |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904798980A SU1709300A1 (ru) | 1990-03-05 | 1990-03-05 | Устройство дл умножени элементов конечного пол GF @ (2 @ ) |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1709300A1 true SU1709300A1 (ru) | 1992-01-30 |
Family
ID=21500209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904798980A SU1709300A1 (ru) | 1990-03-05 | 1990-03-05 | Устройство дл умножени элементов конечного пол GF @ (2 @ ) |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1709300A1 (ru) |
-
1990
- 1990-03-05 SU SU904798980A patent/SU1709300A1/ru active
Non-Patent Citations (1)
Title |
---|
Мак-Виль ме Ф.Дж., Слоен Н.Дж.А. Теори кодов, исправл ющих ошибки. М.; Св зь, 1979, рис. 3.6, с. 98.Авторское свидетельство СССР № 1226445, кл. G 06 F 7/52, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0504996B1 (en) | Arithmetic unit for multiplying long integers modulo M and R.S.A. converter provided with such multiplication device | |
US5226003A (en) | Multi-path multiplier | |
US5303178A (en) | Multiplying system based on the Booth's algorithm and generating a positive or negative product in response to a mode signal | |
Premkumar et al. | Improved memoryless RNS forward converter based on the periodicity of residues | |
JP2009507413A (ja) | 全加算器モジュールおよび該全加算器モジュールを用いる乗算器デバイス | |
Hasan | Double-basis multiplicative inversion over GF (2/sup m/) | |
SU1709300A1 (ru) | Устройство дл умножени элементов конечного пол GF @ (2 @ ) | |
JP3396720B2 (ja) | 部分積生成回路 | |
US5867412A (en) | Modular multiplication device for information security | |
KR100480997B1 (ko) | GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치 | |
Chren Jr | Low delay-power product CMOS design using one-hot residue coding | |
Chang et al. | A configurable dual moduli multi-operand modulo adder | |
JPH10308720A (ja) | M系列を任意にシフトする回路 | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
KR100444905B1 (ko) | 유한체 곱셈기 | |
EP0514061A2 (en) | 7 to 3 counter circuits | |
RU2015537C1 (ru) | Умножитель на два по модулю | |
RU2012137C1 (ru) | Устройство для формирования остатка по произвольному модулю от числа | |
KR100858559B1 (ko) | 잉여 이진수의 덧셈 방법, 잉여 이진수의 곱셈 방법, 잉여이진수 덧셈기 및 잉여 이진수 곱셈기 | |
SU1728858A1 (ru) | Устройство дл умножени элементов конечного пол GF(2 @ ) при м @ 3 | |
RU2143722C1 (ru) | Устройство для умножения по модулю семь | |
US6981013B1 (en) | Low power, minimal area tap multiplier | |
JP3455584B2 (ja) | 部分積生成回路 | |
Pitchika et al. | Fast Base Extension using Single Redundant Modulus in a Residue Number System | |
SU1513449A1 (ru) | Генератор цифровых последовательностей |