SU1658169A1 - Устройство дл определени среднего арифметического значени - Google Patents

Abstract

Изобретение относитс  к вычислите л ь- ной технике и может быть использовано в системах обработки результатов измерений . Цель изобретени  - повышение быстродействи . Устройство содержит блок 1 ассоциативной пам ти, комбинационный сумматор 2, три сумматор 3,5 м If. сумма- тор-вычитатель 6. два мультиплексора 7 и 9. элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, злемент НЕ 13, элемент И-НЕ 14, элемент И 15. два регистра 4 и 17, регистр 20 сдвига, сметчик 21, элемент 22 задержки, генератор 23 тактовых импульсов. За счет анализа разр дных срезов в блоке ассоциативной пам ти среднее значение определ етс  без вычислени  суммы чисел за врем , не завис щее от их количества. 1 ил., 1 табл.

Description

-г

Ё

а ел

00

I

Изобретение относитс  к вычислительной технике и может быть использовано в системах обработки результатов измерений .

1ель изобретени  - повышение быстродействи .

На чертеже изображена струнчурна  схема устройства.

Устройство дл  определени  среднего арифметического значени  содержит блок 1 ассоциативной пам ти, комбинационный сумматор 2, первый 3 сумматор, первый регистр 4, второй сумматор 5, сумматор-вычи- 6, первый мультиплексор 7, вход 8 задани  значени  К/2 устройства (К число  чеек блока ассоциативной пам ти), вюрой мультиплексор 3, входы 10 и 11 задани  значений соответственно К и -К устройства, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элемент НЕ 13, элемент И-НЕ 14, элемент 15 И. третий сумматор 16, второй регистр 1 Л информационный выход 18 устройства, вход 19 запуска устройства, регистр 20 сдвига, счетчик 21, элемент 22 задержки, генератор 23 тактовых импульсов и его выход 24, вход 25 начальной установки разр дности устройства , выход 26 сигнала окончани  работы устройства, информационный 27 и адресный 28 входы устройства, вход 29 раз- зап ICH устройства.

Устройство работает следующим обра зом.

Перед началом работы по входу 25 в счетчик 1 заноситс  код М фебуемой раз- р днос и результа га (попученного среднего арифметического).

Сигнал запуска, подаваемый по входу 19, устанавливает регистр 20 в исходное состо ние (все разр ды, кроме старшего, обнулены), устанавливает в нуль регистры 4 и 17, через элемент 22 задержки запускает генератор 23 тактовых импульсоо, который начинает формировать на своем выходе 24 последовательность импульсов По переднему фронту импульса с чыхсдч 1 инициируетс  опрос блока 1 ассоциативной пам ти, на выходах опроса которого формируютс  сигналы совпадени  всех С юв, старший разр д которых равен единице

Информаци  с выходов блока 1 подаетс  на вхсды комбинационного сумматор: 2 на выхсде которого формируетс  двоичный код Ci суммы единиц, сто щих в текущем (в первом такте- старшем) разр де чисел, хра- н шихс  в блоке 1. Дач ее код Ci поступает на первые входы сумматора 3, и так -ак на его вторые входы поступает код с регистра 4, в первом такте состо щий из нуле1, по на выходе формирует  код Si Ci Если -К/2 Si К/2 где К - коли Р ;ТВО чисел

хран щихс  в блоке 1, то к текущему значению результата, хран щемус  в регистре 17, прибавл етс  нуль, если Si К/2 - к результату прибавл етс  един ица, а из суммы Si

вычитаетс  число К. Если S1 K/I из результата вычитаетс  единица, а к сумме Si прибавл етс  число К.

Описанна  операци  осуществл етс  в следующей последовательности. Дл  срав0 нени  Si с числом К/2 сумма Si поступает на первую группу входов сумматора-вычи- тател  6, на управл ющий вход которого поступает сигнал с выхода переполнени  (ВП) сумматора 3, причем при ВП 1 произ5 водитс  суммирование Si с числом К/2, которое поступает извне на вторую группу входов сумматора-вычитател  6, в противном случае производитс  вычитание К/2 из Si. Сигнал переноса формируемый при

0 этом, поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ И ПИ 12, на второй вход которого поступает значение бита ВП. Если значени  на обоих входах элемента 12 равны , это значит, что Si принадлежит интерва5 лу -К/2, К/2 и, соответственно, сигнал с эп мента 12, который поступает на младший разр д первой группы входов сумматора 16, равен нулю. Старшие разр ды первой группы входов блока 16 формируютс  с вы0 хода элемента И 15, на входы которого поступает сигнал с элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и сигнал с элемента И-НЕ 14, на входы которого поступают соответственно сигнал переноса с

с сумматора-вычитател  6 и значение бита ВП, инвертированное на элементе НЕ 13. На вторую группу входов сумматора 16 поступает содержимое регистра 17, сдвигаемое при передаче за счет соответствующей

0 комму ации входов сумматора 16 и выходов регистра 17 результата. Сигнал с элемента 12, управл ющий мультиплексором 7, при равенстве сигналов на входах, коммутирует на выход результат с сумматора 3, в против5 нем случае - результат с сумматора 5, где производитс  операци  сложени  суммы Si с числом К или вычитание на Si числа К. Под воздействием бита ВП, равного единице, на вторую группу входов сумматора 5 коммути0 руетс  через мультиплексор 9 код числа К, чем обеспечиваетс  суммирование. В прогнано случае на вторую группу входов коммутируетс  число (-К) в дополнительном коде, чем достигаетс  реализаци  операции

5 вычигэчи 

По заднему фронту импульса с выхода 24 произаодитс  прием ча регист р 4 сдвинутого в сюрону старших разр дов значени  ни выходе мультиплексора 7, по заднему фронту сигнала с выхода 24 производитс 

запись результата с сумматора 16 на регистр 17, измен етс  содержимое счетчика 21 на единицу и производите сдвиг вправо содержимого регистра 20 с заполнением освободившегос  разр да нулем. Следующи импульс на выходе 24 генератора 23 газовых импульсов инициирует опрос следующего разр да в блоке 1 ассоциативной пам ти в соответствии со сдвинутым кодом на регистре 20 и описанна  процедура пс втор етс .

Последовательность операций повтор етс  М раз до тех пор, пока содержимое счетчика 21 не достигает значени  М, При этом в регистре 17 формируетс  среднее арифметическое с точностью до М разр  доз, причем старший разр д среднего располагаетс  слева.

Пример. Пусть вычисл етс  среднее арифметическое шести 4-разр дных чисел, записанных в  чейках блока 1 в виде:

1010

0100

1001

0110

1000

0011

Пусть М 6, тогда работ  устройства может быть описана данными, приведенными в таблице.

Claims (1)

1. Формула изобретени 

   Устройство дл  определени  среднего арифметического значени , содержащее счетчик, элемент задержки, блок ассоциативной пам ти, комбинационный сумматор, первый сумматор, два регистра, регистр сдвига, элемент И и генератор тактовых им- пульсоа, причем вход запуска устройства соединен с входом элемента задержки и с установочными входами первого и второго регистров и регистра сдвига выходы регистра сдвига соединены с влодами опроса и маскировани  блока ассоциативной пам ти , выходы которого соединены с входами комбинационного сумматора, выход которого подключен к первому входу первого сумматора, второй вход которого соединен с выходом первого реестра, вход начальной установки счетчика  вл етс  входом на- чальной установки разр дности п устройства выход переполнени  счетчика  вл етс  выходом сигнала окончани  вычислений устройства, отличающеес  тем, что, с целью повышени  быстродейст- зи , в него введены два сумматора, сумма- тор-вычитатель, два мультиплексора, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент

   НЕ, элемент И-НЕ, причем выход элемента задержки подключен к входу запуска генератора тактовых импульсов, выход которого подключен к входу управлени  сдвигом регистра сдвига, к входу управлени  опросом блока ассоциативной пам ти, к тактовым входам первого и второго регистров и к счетному входу счетчика, выход переполнени  которого соединен с входом останова генератора тактовых импульсов, выход первого сумматора соединен с первым входом второго сумматора, с первым информационным входом сумматора-вычитател  и с первым информационным входом первого

   мультиплексора, 1-й разр дный выход которого (I 1 ,п) подключен со сдвигом в сторону старших разр дов к (М 1)-му разр дному входу первого регистра, первый и второй информационные входы второго мультиплексора  авл ютс  соответственно входами задани  значений К и -К устройства (К - число  чеек блока ассоциативной пам ти), выход второго мультиплексора подключен к второму входу второго сумматора, выход которого соединен с вторым информационным входом первого мультиплексора, адресный вход которого подключен к первому входу элемента И, младшему разр дному входу первого слагаемого третьего сумматора и к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом переполнени  сумматора-вычитател  и с первым входом элемента И-НЕ, а второй - с выходом переполнени  первого

   сумматора, с адресным входом второго мук- льтиплексора и с входом элемента НЕ, выход которого подключен к входу управлени  режимом сложение-вычитание сумматора- иычитател  и к второму входу элемента И-

   НЕ, выход которого соединен с вторым входом элемента И, выход которого подключен к разр дным входам, кроме младшего. первого слагаемого третьего сумматора, выход которого соединен с информационным

   входом второго регистра, разр дные выходы которого,  вл ющиес  разр дными выходами устройства, подключены со сдвигом в сторону старших разр дов к разр дным входам второго слагаемого третьего сумматора , второй информационный вход сумматора-вычитател   вл етс  входом задани  значени  К/2 устройства, информационный и адресный входы и вход разрешени  записи блока ассоциативной пам ти  вл ютс 

   соответственно информационным и адресным входами и входом разрешени  записи устройства.

   П р и м в ч а н и е. Код 011011 формируетс  на регистре 17 результата по заднему фронту тактового импульса.