SU1336029A1 - Устройство дл вычислени коэффициентов Фурье - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах цифровой обработки сигналов в реальном масштабе времени. Цель изобретени  повышение точности вычислений . Поставленна  цель достигаетс  за счет того, что в состав устройства дл  вычислени  коэффициентов Фурье входит входной регистр 1, мультиплексор 2, арифметический блок 3, блок 4 посто нной пам ти коэффициентов, преобразователи 5, 6 модифицированного дополнительного кода в пр мой блок 7 посто нной пам ти, элемент ИЛИ 8, регистры 9, 10, реверсивный счетчик 11, регистр 12, мультиплексор 13 и блок синхронизации 14. Устройство работет с числами, представленными с фиксированной зап той. Дл  масштабировани  вычислений используетс  алгоритм условного масштабировани , причем сдвиг операндов в сторону младших разр дов производитс  после выполнени  вычислений. 6 ил. S (Л 00 со 05 О ьо со

Description

Изобретение относитс  к вычислительной технике и может быть использовано в системах цифровой обработки сигналов в реальном масштабе времени.

Целью изобретени   вл етс  повыше- ние точности вычислений.

На фиг. I приведена схема устройства; на фиг. 2 - схема преобразвател  модифицированного дополнительного кода в пр мой; на фиг. 3 - схема блока синхронизации; на фиг. 4-6 - временные диаграммы работы устройства.

Устройство содержит входной регистр 1, мультиплексор 2, арифметический блок 3, блок 4 посто нной пам ти коэффициентов, преобразователи 5 и 6 модифицированного дополнительного кода в пр мой, блок 7 посто нной пам ти, элемент ИЛИ 8, регистры 9 и 10, реверсивный счетчик 11, регистр 12, второй мультиплексор 13, блок 14 синхронизации .

На фиг. 2 представлен вариант аппаратной реализации преобразовател  5 на п ть разр дов.

Преобразователь кода 5 служит дл  преобразовани  К старших разр дов мантиссы числа. Преобразование выполн етс  по следуюш ,ему алгоритму

А|5, АН, Ai3 - А, Ai5,Ai4,A:3-А,; А|5, AM, Ai3-А,- при Ai5,Ai4,A:3-А,, где 3НА - знак числа ( соответствует отрицательным числам); А|5,...,А,- - разр ды мантиссы числа (Ais- старший разр д).

Блок содержит элемент НЕ 15, п ть элементов НЕ 16 и п ть элементов 2И-ИЛИ- - НЕ 17.

Блок синхронизации (фиг. 3) содержит генератор 18, распределитель 19 импульсов, элемент ИЛИ 20, элемент И 21, ждущий мультивибратор 22, сдвиговый регистр 23, элемент И 24, элемент ИЛИ 25, элементы И 26-30, RS-триггер 31, счетчик 32 и элемент ИЛИ 33.

Устройство работает с числами, представленными с фиксированной зап той. Дл  масштабировани  вычислений используетс  алгоритм условного масштабировани , при котором на каждой итерации производитс  оценка величины модул  комплексного числа на выходе арифметического блока. Причем с целью повышени  точности вычислений сдвиг операндов в сторону младших разр дов производитс  после выполнени  вычислений. Дл  исключени  потери информации при возникновении переполнени  в арифметический блок введен второй знаковый разр д (используетс  модифицированный дополнительный код). Если хот  бы один операнд имеет модуль, больший или равный 0,5, то на следующей итерации производитс  сдвиг выходных операндов на один разр д вправо. Если все операнды имеют модули меньше 0,25, то производит

5

5

0

0

е

0

5

0

5

0

с  сдвиг всех входных операндов на один разр д влево. Если все операнды имеют модули меньше 0,5, но имеетс  хот  бы один операнд, модуль которого больше или равен 0,25, то входные операнды поступают на вход арифметического блока без сдвига и выходные операнды выдаютс  из блока без сдвига. При выполнении этих условий обеспечиваетс  работа арифметического блока без потери информации.

На первой итерации на вход арифметического блока входные операнды поступают без сдвига, а выходные операнды сдвигаютс  вправо на один разр д. При прин том графе БПФ, когда на первой итерации про- изодитс  сложение двух операндов, такое управление мультиплексорами  вл етс  достаточным, чтобы не допустить потери информации.

Как известно, модуль комплексного числа определ етс  выражением:

|А,-| V(ReA;)2+(ImA/)2, где А, - комплексное число; ReA, - действительна  часть.числа А,; ImA, - мнима  часть числа А,.

Из анализа этого выражени  видно.

При значении |ReA;| 0,5 модуль комплексного , числа 0,5 независимо от значени  ImA,.

При значении |1тА,,5 модуль комплексного .числа 0,5 независимо от значени  ReA,.

При других значени х ReA,- и |1тА,| выполнение неравенства |А,,5 зависит как от значений реальной, так и мномой частей комплексного числа. С целью экономии оборудовани  оценка величины модул  комплексного числа производитс  приближенно по анализу К старших разр дов действительной и мнимой частей числа. Рассмотрим работы устройства при .

В исходном состо нии все регистры установлены в ноль. В счетчик 11 записываетс  код, равный (log2N-1), где N - размер обрабатываемого массива. Значение log2N численно равно числу итераций БПФ. На управл ющий вход мультиплексора 2 входных операндов на первой итерации подан потенциал, соответствующий передаче операндов без сдвига. Операнды, участвующие в вычислени х в соответствующей последовательности, необходимой дл  алгоритма БПФ, через регистр операндов 1 подаютс  на вход мультиплексора 2 и без сдвига поступают на первый вход арифметического блока 3. На второй вход блока поступают весовые коэффициенты из блока 4. С арифметического блока 3 операнды подаютс  на вход мультиплексора 13, который настраиваетс  на первой итерации со сдвигом на 1 разр д вправо. На выходе мультиплексора 13 производитс  оценка величины модул  операндов, вычисленных на текущей итерации. Вначале с помощью преобразователей 5 и 6 производитс  преобразование их в пр мой код, что позвол ет сократить объем блока ПЗУ. Дл  этого на управл ющие входы преобразователей 5 и 6 подключены знаковые разр ды соотетственно действительной и мнимой частей операнда. При единичном значении знакового разр да производитс  инвертирование кода мантиссы операндов, поданных на вход преобразовател  5 или 6. При нулевом значении знакового разр да производитс  передача кода мантиссы без инвертировани . С выхода преобразователей 5 и 6 кода старшие разр ды мантиссы действительной и мни мой частей, имеющие вес 0,5, завод тс  непосредственно на входы элемента 8, выход которого поступает на вход старщего разр да регистра 9.

Остальные четыре разр да преобразователей кодов 5 и 6 заведены на адресные входы блока 7. В первый разр д блока 7 по адресам, которые соответствуют кодам мантисс действительной и мнимой части числа, у которых модуль больше или равен 0,5, записан код 1, а по остальным адресам записан код 0.

Во второй разр д блока 7 по адресам, которые соответствуют кодам мантисс действительной и мнимой частей числа, у которых модуль болыле или равен 0,25, записан код 1, а по остальным адресам - 0.

Таким образом за врем  текущей итерации в регистре 9 могут быть установлены следующие коды: 11 или 01, или 00. По окончании первой итерации содержимое регистра 9 переписываетс  в регистр 10, причем второй разр д регистра 9 переписываетс  с инверсией. Затем регистр 9 обнул етс . Таким образом, на врем  текущей итерации в регистре в регистре 10 могут быть установлены следующие коды: 10 или 00, или 01. При наличии в регистре 10 кода 10 входные операнды поступают через мультиплексор 2 на арифметическое устройство без сдвига, выходные операнды сдвигаютс  на один разр д вправо, и происходит вычитание единицы из счетчика 11. При наличии в регистре 10 кода 01 происходит сдвиг входной последовательности на один разр д влево, выходные операнды поступают на выход устройства без сдвига, и на счетчике 11 происходит прибавление единицы. При наличии в регистре 10 кода 00 входна  и выходна  последовательности передаютс  без. сдвига, и состо ние счетчика 11 не измен етс .

Далее этот процесс повтор етс  на каждой итерации. На последней итерации содержимое счетчика 11 переписываетс  в регистр 12. После завершени  вычислений по алгоритму БПФ в регистре 12 находитс  код, значение которого соответствует масштабу вычисленного спектра. Этот код передаетс  в устройство последующей обработки , где он будет учитыватьс  при даль- нейщих вычислени х.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  коэффициентов Фурье, содержащее входной регистр, - первый мультиплексор, арифметический блок, первый и второй преобразователи модифицированного дополнительного кода в пр мой, блок посто нной пам ти, элемент ИЛИ, три регистра, реверсивный счетчик, синхронизатор , блок посто нной пам ти коэффи0 циентов, выход которого подключен к входу задани  коэффициентов арифметического блока, информационный вход которого подключен к выходу первого мультинлексора, информационные входы которого подклюГ чены к выходам соответствующих разр дов входного регистра, информационный вход которого  вл етс  информационным входом устройства, выходы старших разр дов первого и второго преобразователей модифицированного дополнительного кода в пр мой под0 ключены соответственно к первому и второму входам элемента ИЛИ, выход которого подключен к входу первого разр да первого регистра, выход которого подключен к входу направлени  счета реверсивного

   , счетчика и информационному входу второго регистра, выход первого разр да которого подключен к управл ющему входу первого мультиплексора, информационный выход реверсивного счетчика подключен к информационному входу третьего регистра, выход

   0 которого  вл етс  выходом масштабного коэффициента устройства, третий вход элемента ИЛИ подключен к выходу старшего разр да блока посто нной пам ти, первый и второй адресные входы которого подключены к выходам соответственно первого, второго

   5 преобразователей модифицированного дополнительного кода в пр мой, а выход младшего разр да блока посто нной пам ти подключен к входу второго разр да первого регистра, выходы группы блока синхронизации подключены соответственно к такто0 вому входу входного регистра, входу синхронизации арифметического блока, входу синхронизации блока посто нной пам ти коэффициентов и входу синхронизации блока посто нной пам ти, первый выход блока синхронизации подключен к установочным входам входного регистра, реверсивного счетчика , первого, второго и третьего регистров , тактовый вход третьего регистра подключен к второму выходу блока синхронизации , третий и четвертый выходы котор рого подключены соответственно к тактовому входу и входу обнулени  первого регистра , тактовый вход второго регистра соединен со счетным входом реверсивного счетчика и подключен к п тому выходу блока синхронизации, вход запуска которого  вл ет- 5 с  входом запуска устройства, отличающеес  тем, что, с целью повышени  точности, в него введен второй мультиплексор, причем выходы разр дов результата арифметического

   блока подключены к соответствующим информационным входам второго мультиплексора , первый и второй выходы группы которого подключены к входам модул  числа соответственно первого и второго преобразователей модифицированного допол-

   бык г ип

   бй/Х М20

   бй/хУ си1,ш

   СШ... CU16

   10 12 14 16 2 f 6

   Счит.

   Запись

   дык.6

   нительного кода в пр мой, входы знака которых подключены соответственно к тре- тему и четвертому выходам группы второго мультиплексора, управл ющий вход которого подключен к выходу второго радр да второго регистра.

   I

   4)ui.i

   10 12 Jif 16

   3 I V

   ZTT

   3

   6oft/uc/renL/ff

   Фиг. 5

   Редактор С. Патрушева Заказ 3804/45

   ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

   113035, Москва, Ж-35, Раушска  наб., д. 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   Составитель А. Баранов

   Техред И. ВересКорректор Г. Решетник

   Тираж 672Подписное