JP3122457B2 - パルス分周器 - Google Patents
パルス分周器Info
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- JP3122457B2 JP3122457B2 JP02322613A JP32261390A JP3122457B2 JP 3122457 B2 JP3122457 B2 JP 3122457B2 JP 02322613 A JP02322613 A JP 02322613A JP 32261390 A JP32261390 A JP 32261390A JP 3122457 B2 JP3122457 B2 JP 3122457B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサーボモータ等に直結して使用されるパルス
エンコーダの出力を分周するのに用いて好適なパルス分
周器に関する。
エンコーダの出力を分周するのに用いて好適なパルス分
周器に関する。
ACサーボ等におけるサーボモータの回転角の検出に
は、一般に、パルスエンコーダが多用される。このパル
スエンコーダの１パルス分の増分とサーボモータに軸結
した機械の進み量とを合わせたい場合や、複数のモータ
がそれぞれ駆動するローラの直径は異なるが、角ローラ
の周面速度を揃えたい場合或いは複数のモータがそれぞ
れ減速比の異なる減速機構を介して同一径のローラを駆
動する系で、各ローラの周面速度を揃えたい場合には、
パルスエンコーダの出力パルスを分周して、その分解能
を、適当な有理数P/Qを乗じた値に変換する。
は、一般に、パルスエンコーダが多用される。このパル
スエンコーダの１パルス分の増分とサーボモータに軸結
した機械の進み量とを合わせたい場合や、複数のモータ
がそれぞれ駆動するローラの直径は異なるが、角ローラ
の周面速度を揃えたい場合或いは複数のモータがそれぞ
れ減速比の異なる減速機構を介して同一径のローラを駆
動する系で、各ローラの周面速度を揃えたい場合には、
パルスエンコーダの出力パルスを分周して、その分解能
を、適当な有理数P/Qを乗じた値に変換する。
第８図は、このような場合に用いられるパルス分周器
の１例を示したもので、以下に、このパルス分周器につ
いて説明する。
の１例を示したもので、以下に、このパルス分周器につ
いて説明する。
同図において、30は図示しないモータに軸結されたパ
ルスエンコーダを示しており、その２相出力（90゜位相
のずれたＡ相パルス、Ｂ相パルス、）をSA、SBで示して
いる。この２相パルスSA、SBの周波数はfiとする。１は
方向判別器であって、周波数fcのクロックを入力し、例
えばモータが右回転している時は、第９図（ａ）に示す
如く、パルスS1を出力し、モータが左回転している時
は、第９図（ｂ）に示す如く、パルスS2を出力する。20
及び21はそれぞれプリセッタブルダウンカウンタCNTR5
及びCNTR6を用いた1/N分周回路であって、分周値Ｎがセ
ットされ、それぞれパルスS1及びパルスS2が到来する毎
に、第10図（ａ）に示す如く、−１をデクリメントし、
カウント値が０になると、パルスS3及びS4を出力すると
ともに分周値Ｎが再びロードされる。22はアップダウン
カウンタであって、そのUP端子とDOWN端子にそれぞれパ
ルスS3及びS4が導かれる。アップダウンカウンタ22の上
位ビットのレベルQ1は、第10図（ｂ）に示す如く、２相
パルスの一方SDとして取り出され、下位ビットのレベル
Q0と上位ビットのレベルとの排他的論理和が２相パルス
の他方SCとして取り出される。
ルスエンコーダを示しており、その２相出力（90゜位相
のずれたＡ相パルス、Ｂ相パルス、）をSA、SBで示して
いる。この２相パルスSA、SBの周波数はfiとする。１は
方向判別器であって、周波数fcのクロックを入力し、例
えばモータが右回転している時は、第９図（ａ）に示す
如く、パルスS1を出力し、モータが左回転している時
は、第９図（ｂ）に示す如く、パルスS2を出力する。20
及び21はそれぞれプリセッタブルダウンカウンタCNTR5
及びCNTR6を用いた1/N分周回路であって、分周値Ｎがセ
ットされ、それぞれパルスS1及びパルスS2が到来する毎
に、第10図（ａ）に示す如く、−１をデクリメントし、
カウント値が０になると、パルスS3及びS4を出力すると
ともに分周値Ｎが再びロードされる。22はアップダウン
カウンタであって、そのUP端子とDOWN端子にそれぞれパ
ルスS3及びS4が導かれる。アップダウンカウンタ22の上
位ビットのレベルQ1は、第10図（ｂ）に示す如く、２相
パルスの一方SDとして取り出され、下位ビットのレベル
Q0と上位ビットのレベルとの排他的論理和が２相パルス
の他方SCとして取り出される。
この２相パルスSC、SDは２相パルスSA、SBを1/N分周
したパルスとなる。
したパルスとなる。
第11図は従来の他のパルス分周回路を示したもので、
方向判別器１の出力S1及びS2をアップダウンカウンタ
（CNTR1）20のUP端子とDOWN端子にそれぞれ入力し、そ
のカウント値nkを演算周期ＴのマイクロコンピュータCP
U3に取り込んでいる。CPU3では、入力されたカウント値
nkを一旦格納するメモリ４を有しており、各演算周期Ｔ
毎に、先ず、今回入力値nkと前回入力値nk-1との差（パ
ルス変化量）Δnkを演算する。次いで、要素14を通して
P/Q倍し、パルス変化量有理数倍値Δrkを求めてパルス
ジェネレータ８へ出力する。
方向判別器１の出力S1及びS2をアップダウンカウンタ
（CNTR1）20のUP端子とDOWN端子にそれぞれ入力し、そ
のカウント値nkを演算周期ＴのマイクロコンピュータCP
U3に取り込んでいる。CPU3では、入力されたカウント値
nkを一旦格納するメモリ４を有しており、各演算周期Ｔ
毎に、先ず、今回入力値nkと前回入力値nk-1との差（パ
ルス変化量）Δnkを演算する。次いで、要素14を通して
P/Q倍し、パルス変化量有理数倍値Δrkを求めてパルス
ジェネレータ８へ出力する。
なお、〔 〕はガウス記号であって、整数値にする。
パルスジェネレータ８は、第12図に示す如く、Δrk＞
０である間は、パルスS3（パルス周波数fclk）を出力
し、Δrk＜０である間は、パルスS4（パルス周波数
fclk）を出力して、それぞれをアップダウンカウント
（CNTR2）９のUP端子とDOWN端子に入力する。
０である間は、パルスS3（パルス周波数fclk）を出力
し、Δrk＜０である間は、パルスS4（パルス周波数
fclk）を出力して、それぞれをアップダウンカウント
（CNTR2）９のUP端子とDOWN端子に入力する。
この構成において、取り出される２相パルスSC、SDは
２相パルスSA、SBに対してP/Q倍に分周されたパルスで
ある。
２相パルスSA、SBに対してP/Q倍に分周されたパルスで
ある。
第８図のパルス分周器は、前記したように、２相パル
スSA、SBを1/Nに、例えばＮ＝３の場合、1/3に分周する
ことはできるが、2/3に分周することはできないので、
汎用性、利便性が低いという問題がある。
スSA、SBを1/Nに、例えばＮ＝３の場合、1/3に分周する
ことはできるが、2/3に分周することはできないので、
汎用性、利便性が低いという問題がある。
また、第11図のパルス分周器では、P/Q倍に分周する
ことができるので、第８図のものに比して汎用性、利便
性は高いが、出力するパルスSC、SDの周波数は常にfCLK
/4であり、パルスSA、SBの周波数情報は反映されないの
で、このパルスSC、SDを用いて、パルスエンコーダ30が
軸結されているサーボモータの速度検出を行なうことは
できない。
ことができるので、第８図のものに比して汎用性、利便
性は高いが、出力するパルスSC、SDの周波数は常にfCLK
/4であり、パルスSA、SBの周波数情報は反映されないの
で、このパルスSC、SDを用いて、パルスエンコーダ30が
軸結されているサーボモータの速度検出を行なうことは
できない。
本発明は上記した問題を解決するためになされたもの
で、パルス数およびパルス周波数共にP/Q倍に分周する
ことができるパルス分周器を提供することを目的とす
る。
で、パルス数およびパルス周波数共にP/Q倍に分周する
ことができるパルス分周器を提供することを目的とす
る。
本発明は上記目的を達成するため、エンコーダから
の、90度位相差の進み或いは遅れの２相出力を入力し、
左右いずれかの方向を示す出力パルスを生成する方向判
別器と、一定周期毎に該周期中に到来する上記方向判別
器の出力パルスをアップカウント或いはダウンカウント
して、前回計数値に対する今回計数値のパルス数変化量
を検出するパルス変化分検出手段と、このパルス数変化
量を有理数倍して出力し、その値が整数値でない場合は
整数値化して出力する演算手段と、この演算手段出力の
パルス数をクロック周波数で発生するパルス発生手段、
を備えるパルス分周器において、 請求項１では、上記演算手段は、整数値化により生じ
た前回演算値の誤差を、今回検出したパルス数変化量に
加算して誤差補償し、上記パルス発生手段は、上記クロ
ック周波数を、上記演算手段出力のパルス数を上記一定
周期で除算して得た分周値で分周した値とし、その出力
を、上記一定周期間に上記演算手段出力のパルス数を上
記整数値の極性に対応した２つの出力端子を通して２相
化回路に入力する、構成とした。
の、90度位相差の進み或いは遅れの２相出力を入力し、
左右いずれかの方向を示す出力パルスを生成する方向判
別器と、一定周期毎に該周期中に到来する上記方向判別
器の出力パルスをアップカウント或いはダウンカウント
して、前回計数値に対する今回計数値のパルス数変化量
を検出するパルス変化分検出手段と、このパルス数変化
量を有理数倍して出力し、その値が整数値でない場合は
整数値化して出力する演算手段と、この演算手段出力の
パルス数をクロック周波数で発生するパルス発生手段、
を備えるパルス分周器において、 請求項１では、上記演算手段は、整数値化により生じ
た前回演算値の誤差を、今回検出したパルス数変化量に
加算して誤差補償し、上記パルス発生手段は、上記クロ
ック周波数を、上記演算手段出力のパルス数を上記一定
周期で除算して得た分周値で分周した値とし、その出力
を、上記一定周期間に上記演算手段出力のパルス数を上
記整数値の極性に対応した２つの出力端子を通して２相
化回路に入力する、構成とした。
請求項２では、上記演算手段は、整数値化により生じ
た前回演算値の誤差を、今回検出したパルス数変化量に
加算して誤差補償し、 上記一定周期をクロックで計数しその計数値を上記パ
ルス数変化量で除算して上記出力パルスの周期を算出
し、この出力パルス周期を先の有理数の逆数倍して分周
値を得、この分周値で、上記クロックを分周して、分周
信号出力パルスを得、この分周信号出力パルスが、ゲー
ト回路の２つの出力端子の何れかを介して２相化回路へ
入力されるとともに、 上記パルス発生手段の出力パルスをカウントし、その
計数値を、極性に応じ上記ゲート回路２入力端子の何れ
かに加え、かつ上記ゲート回路の２出力の何れかをフイ
ードバックして、上記出力パルスの計数値が存在する
間、ゲート回路を開き、その間、上記一定周期間に上記
分周信号出力パルスの周波数で、上記演算手段出力のパ
ルス数分だけ出力される構成とした。
た前回演算値の誤差を、今回検出したパルス数変化量に
加算して誤差補償し、 上記一定周期をクロックで計数しその計数値を上記パ
ルス数変化量で除算して上記出力パルスの周期を算出
し、この出力パルス周期を先の有理数の逆数倍して分周
値を得、この分周値で、上記クロックを分周して、分周
信号出力パルスを得、この分周信号出力パルスが、ゲー
ト回路の２つの出力端子の何れかを介して２相化回路へ
入力されるとともに、 上記パルス発生手段の出力パルスをカウントし、その
計数値を、極性に応じ上記ゲート回路２入力端子の何れ
かに加え、かつ上記ゲート回路の２出力の何れかをフイ
ードバックして、上記出力パルスの計数値が存在する
間、ゲート回路を開き、その間、上記一定周期間に上記
分周信号出力パルスの周波数で、上記演算手段出力のパ
ルス数分だけ出力される構成とした。
請求項１の発明では、エンコーダの２相出力パルスを
対象として、P/Q倍する際の整数値化に当たり整数値化
できなかった余りを次回の演算に繰り込み、誤差を解消
したこと、更にパルス発生器のクロックを、上記整数値
を演算周期で除算して得た分周値で分周した値、即ちP/
Q倍とし、その演算周期でパルス数、周波数ともにP/Q倍
した分周出力パルスを得ることができる。
対象として、P/Q倍する際の整数値化に当たり整数値化
できなかった余りを次回の演算に繰り込み、誤差を解消
したこと、更にパルス発生器のクロックを、上記整数値
を演算周期で除算して得た分周値で分周した値、即ちP/
Q倍とし、その演算周期でパルス数、周波数ともにP/Q倍
した分周出力パルスを得ることができる。
請求項２の発明では、P/Q倍周波数の分周出力パルス
を直接得るようにし、その出力パルスを、上記P/Q倍の
整数値を入力とするパルス発生器出力のパルス個数分だ
けゲートを通すようにして、分周出力パルスを得る。
を直接得るようにし、その出力パルスを、上記P/Q倍の
整数値を入力とするパルス発生器出力のパルス個数分だ
けゲートを通すようにして、分周出力パルスを得る。
〔第１の実施例〕 以下、本発明の１実施例を図面を参照して説明する。
第１図において、方向判別器１の出力S1及びS2をアッ
プダウンカウンタ（CNTR1）２のUP端子とDOWN端子にそ
れぞれ入力し、そのカウント値nkを演算周期Ｔのマイク
ロコンピュータCPU3に取り込み、各演算周期Ｔ毎に、先
ず、今回入力値nkと前回入力値nk-1との差（演算周期Ｔ
毎のパルス変化量）Δnkを演算する点は第11図のパルス
分周器と同じである。
プダウンカウンタ（CNTR1）２のUP端子とDOWN端子にそ
れぞれ入力し、そのカウント値nkを演算周期Ｔのマイク
ロコンピュータCPU3に取り込み、各演算周期Ｔ毎に、先
ず、今回入力値nkと前回入力値nk-1との差（演算周期Ｔ
毎のパルス変化量）Δnkを演算する点は第11図のパルス
分周器と同じである。
本実施例においても、パルス変化量Δnkに基づき前記
したパルス変化量有理数倍値Δrkを演算するが、前記演
算式（１）による場合は、例えば、Δnk＝４、（P/Q）
＝（2/3）である場合に、Δrk＝〔４×2/3〕＝２となる
ので、2/3パルスが整数化時に生じる誤差となり、２相
パルスSC、SDと２相パルスSA、SBとの間にパルス誤差が
発生する。
したパルス変化量有理数倍値Δrkを演算するが、前記演
算式（１）による場合は、例えば、Δnk＝４、（P/Q）
＝（2/3）である場合に、Δrk＝〔４×2/3〕＝２となる
ので、2/3パルスが整数化時に生じる誤差となり、２相
パルスSC、SDと２相パルスSA、SBとの間にパルス誤差が
発生する。
このため、本実施例のCPU3では、演算部５で、第２図
に示す演算ブロックに従う下記（２）式の演算を行な
う。
に示す演算ブロックに従う下記（２）式の演算を行な
う。
第２図において51はΔnkに数値Ｐを乗じる乗算要素、
52はΔnk×ＰとΔEk-1との和を数値Ｑで割算する割算要
素、53は割算要素52の値を整数値化してΔrKを出力する
要素、54はフィードバックされるΔrKに数値Ｑを乗じる
乗算要素、55はメモリであり、このメモリ55は、（Δnk
×Ｐ＋ΔEk-1）と乗算要素54の演算値との差ΔEkを一時
記憶し、次の演算サイクルにおいて読み出される。
52はΔnk×ＰとΔEk-1との和を数値Ｑで割算する割算要
素、53は割算要素52の値を整数値化してΔrKを出力する
要素、54はフィードバックされるΔrKに数値Ｑを乗じる
乗算要素、55はメモリであり、このメモリ55は、（Δnk
×Ｐ＋ΔEk-1）と乗算要素54の演算値との差ΔEkを一時
記憶し、次の演算サイクルにおいて読み出される。
ここで、ΔEk-1は第ｋ−１回目の演算時における整数
値化による誤差分であって、第ｋ回目の演算時に誤差補
償分となる。第ｋ回目の演算時における誤差分ΔEkは、 ΔEk＝Ｐ×Δnk＋ΔEk-1−Ｑ×Δrk ・・・・・・・（３） で表現される。例えば、ｋ＝１のとき、 となるから、（３）式が、整数化時に生じた誤差を求め
ていることが理解される。
値化による誤差分であって、第ｋ回目の演算時に誤差補
償分となる。第ｋ回目の演算時における誤差分ΔEkは、 ΔEk＝Ｐ×Δnk＋ΔEk-1−Ｑ×Δrk ・・・・・・・（３） で表現される。例えば、ｋ＝１のとき、 となるから、（３）式が、整数化時に生じた誤差を求め
ていることが理解される。
CPU3の演算部５の出力Δrkはパルスジェネレータ８に
出力されるとともに、逆数部６で分周値指令lkに変換さ
れて分周回路７に出力される。分周回路７はパルス周波
数fclkのクロックを分周してパルス周波数fmを持つパル
スジェネレータ８のクロックを生成する。パルスジェネ
レータ８は演算周期ＴにΔrk個のパルスを発生するの
で、 で表される。なお、 ただし、Ｋ＝Ｔ×fCLK このように、本実施例におけるパルスジェネレータ８
は周波数fmのクロックを与えられるので、発生するパル
スS3、S4のパルス周波数は、（P/Q）＝（1/3）の場合を
例示した第３図に示すように、パルス変化量有理数倍値
Δrkに比例して変化し、パルスSC、SDの周波数f0は、 となる。
出力されるとともに、逆数部６で分周値指令lkに変換さ
れて分周回路７に出力される。分周回路７はパルス周波
数fclkのクロックを分周してパルス周波数fmを持つパル
スジェネレータ８のクロックを生成する。パルスジェネ
レータ８は演算周期ＴにΔrk個のパルスを発生するの
で、 で表される。なお、 ただし、Ｋ＝Ｔ×fCLK このように、本実施例におけるパルスジェネレータ８
は周波数fmのクロックを与えられるので、発生するパル
スS3、S4のパルス周波数は、（P/Q）＝（1/3）の場合を
例示した第３図に示すように、パルス変化量有理数倍値
Δrkに比例して変化し、パルスSC、SDの周波数f0は、 となる。
従って、本実施例によれば、２相パルスSA、SBのパル
ス数と周波数を共にP/Q倍したパルスSC、SDを得ること
ができる。
ス数と周波数を共にP/Q倍したパルスSC、SDを得ること
ができる。
また、本実施例では、パルス変化量有理数倍値Δrkの
整数値化時に生じる誤差を次回演算時に補償するので、
第11図のパルス分配器の場合に比して、分周精度を大幅
に高めることができる。
整数値化時に生じる誤差を次回演算時に補償するので、
第11図のパルス分配器の場合に比して、分周精度を大幅
に高めることができる。
〔第２の実施例〕 第４図は本発明の他の実施例を示したものである。
第４図において、方向判別器１の出力S1及びS2をアッ
プダウンカウンタ（CNTR1）２のUP端子とDOWN端子にそ
れぞれ入力し、そのカウント値nkを演算周期Ｔのマイク
ロコンピュータCPU3に取り込み、各演算周期Ｔ毎に、先
ず、今回入力値nkと前回入力値nk-1との差（演算周期Ｔ
毎のパルス変化量）Δnkを演算し、演算部５で、（２）
式のΔrkを演算してパルスジェネレータ８に供給する点
は第１図の実施例の場合と同じである。
プダウンカウンタ（CNTR1）２のUP端子とDOWN端子にそ
れぞれ入力し、そのカウント値nkを演算周期Ｔのマイク
ロコンピュータCPU3に取り込み、各演算周期Ｔ毎に、先
ず、今回入力値nkと前回入力値nk-1との差（演算周期Ｔ
毎のパルス変化量）Δnkを演算し、演算部５で、（２）
式のΔrkを演算してパルスジェネレータ８に供給する点
は第１図の実施例の場合と同じである。
本実施例では、パルス周波数fclkのクロックをカウン
トするカウンタ（CNTR3）11とそのカウント値mkをパル
スS1及びS2の発生タイミング毎にラッチするラッチ回路
12、データラッチ信号を生成するためのOR素子ORを含
み、CPU3で、ラッチ回路12の値からパルス周期を演算す
るパルス周期演算部B4を有している。CPU3はラッチ回路
12がラッチしたカウント値mkを、各演算周期Ｔ毎に取り
込んで、先ず、今回入力値mkと前回入力値mk-1との差Δ
mkを演算する。このため入力されたカウント値mkを一旦
格納するメモリ4Aを有している。
トするカウンタ（CNTR3）11とそのカウント値mkをパル
スS1及びS2の発生タイミング毎にラッチするラッチ回路
12、データラッチ信号を生成するためのOR素子ORを含
み、CPU3で、ラッチ回路12の値からパルス周期を演算す
るパルス周期演算部B4を有している。CPU3はラッチ回路
12がラッチしたカウント値mkを、各演算周期Ｔ毎に取り
込んで、先ず、今回入力値mkと前回入力値mk-1との差Δ
mkを演算する。このため入力されたカウント値mkを一旦
格納するメモリ4Aを有している。
次いで、割算要素13でこのΔmkをΔnkで除して、演算
周期Ｔ間の平均パルス周期S5を求める。例えば、第６図
に示すようなタイミングで検出が行なわれた場合、 Δnk＝nk−nk-1＝５ ・・・・・・・・（９） Δmk＝mk−mk-1＝50 ・・・・・・・（10） となり、パルスS1（またはS2）のパルス１周期の間に、
周波数fCLKのクロックが平均10パルス入力されたことに
なる。CPU3はこの平均パルス周期S5を乗算要素14でQ/P
倍して分周値指令lkを生成し、これを分周回路７に与え
る。この平均パルス周期S5は、 で表すことができ、パルスSC、SDのパルス周波数f0をfi
のP/Q倍にするためには、 であることが必要なので、fm＝fCLK/lKから、 ・・・・・・・・（14） パルスジェネレータ８は、Δrk＞０である間は、パル
スS3（パルス周波数fclk）を出力し、Δrk＜０である間
は、パルスS4（パルス周波数fclk）を出力するが、この
パルスS3とパルスS4はゲート部B5に与えられる。ゲート
部B5は、アップダウンカウンタ15とNANDゲートからなる
ゲート信号生成回路16及びゲート回路17を備えており、
その具体的回路を第５図に示す。ゲート回路17はアンド
ゲートAND1〜AND3を有し、AND1には分周回路７の出力S8
（周波数fm）とゲート信号生成回路16の出力S9が導か
れ、出力S9が「Ｈ」である時（アップダウンカウンタ15
のカウント値が０でない時）にゲートされる。このAND1
の出力がAND2とAND3に入力として与えられる。AND3はア
ップダウンカウンタ15の最上位ビットQiがレベル「Ｈ」
である時すなわちカウント値が負である時にゲートされ
てその出力S7を２相化回路B3に送出し、AND2はアップダ
ウンカウンタ15の最上位ビットQiがレベル「Ｌ」である
時（カウント値が正である時）にゲートされてその出力
S6を２相化回路B3に送出する。アップダウンカウンタ15
のUP端子にはオア素子OR1を通してパルスS3が、DOWN端
子にはオア素子OR2を通してパルスS4がそれぞれ入力さ
れ、また、UP端子及びDOWN端子にはそれぞれオア素子OR
1、オア素子OR2を通してパルスS7、パルスS6がフィード
バック入力される。
周期Ｔ間の平均パルス周期S5を求める。例えば、第６図
に示すようなタイミングで検出が行なわれた場合、 Δnk＝nk−nk-1＝５ ・・・・・・・・（９） Δmk＝mk−mk-1＝50 ・・・・・・・（10） となり、パルスS1（またはS2）のパルス１周期の間に、
周波数fCLKのクロックが平均10パルス入力されたことに
なる。CPU3はこの平均パルス周期S5を乗算要素14でQ/P
倍して分周値指令lkを生成し、これを分周回路７に与え
る。この平均パルス周期S5は、 で表すことができ、パルスSC、SDのパルス周波数f0をfi
のP/Q倍にするためには、 であることが必要なので、fm＝fCLK/lKから、 ・・・・・・・・（14） パルスジェネレータ８は、Δrk＞０である間は、パル
スS3（パルス周波数fclk）を出力し、Δrk＜０である間
は、パルスS4（パルス周波数fclk）を出力するが、この
パルスS3とパルスS4はゲート部B5に与えられる。ゲート
部B5は、アップダウンカウンタ15とNANDゲートからなる
ゲート信号生成回路16及びゲート回路17を備えており、
その具体的回路を第５図に示す。ゲート回路17はアンド
ゲートAND1〜AND3を有し、AND1には分周回路７の出力S8
（周波数fm）とゲート信号生成回路16の出力S9が導か
れ、出力S9が「Ｈ」である時（アップダウンカウンタ15
のカウント値が０でない時）にゲートされる。このAND1
の出力がAND2とAND3に入力として与えられる。AND3はア
ップダウンカウンタ15の最上位ビットQiがレベル「Ｈ」
である時すなわちカウント値が負である時にゲートされ
てその出力S7を２相化回路B3に送出し、AND2はアップダ
ウンカウンタ15の最上位ビットQiがレベル「Ｌ」である
時（カウント値が正である時）にゲートされてその出力
S6を２相化回路B3に送出する。アップダウンカウンタ15
のUP端子にはオア素子OR1を通してパルスS3が、DOWN端
子にはオア素子OR2を通してパルスS4がそれぞれ入力さ
れ、また、UP端子及びDOWN端子にはそれぞれオア素子OR
1、オア素子OR2を通してパルスS7、パルスS6がフィード
バック入力される。
第７図にこのゲート部B5の各部の動作波形のタイムチ
ャートを示す。
ャートを示す。
即ち、ゲート部B5は、演算周期Ｔにおいて、該演算周
期Ｔで演算されたΔrk個のパルスS3（またはS4、パルス
周波数fCLK）をパルスジェネレータ８から入力されてア
ップダウンカンタ15で計数し、カウント値が「有」にな
ると、アンドゲートAND1とAND2もしくはAND3をゲートし
て、パルス周波数がfmであるパルスS8を通過させて、パ
ルスS6もしくはS7として２相化回路B3に入力するととも
にパルスS8の通過毎（パルスS6もしくはS7を出力する毎
に）にアップダウンカンタ15のカウント値を１つ減じ、
カウント値が０になるまで、すなわち、Δrk個のパルス
S6もしくはS7が２相化回路B3に送出され終わるまで、ア
ンドゲートAND1とAND2もしくはAND3がゲート状態に置か
れる。
期Ｔで演算されたΔrk個のパルスS3（またはS4、パルス
周波数fCLK）をパルスジェネレータ８から入力されてア
ップダウンカンタ15で計数し、カウント値が「有」にな
ると、アンドゲートAND1とAND2もしくはAND3をゲートし
て、パルス周波数がfmであるパルスS8を通過させて、パ
ルスS6もしくはS7として２相化回路B3に入力するととも
にパルスS8の通過毎（パルスS6もしくはS7を出力する毎
に）にアップダウンカンタ15のカウント値を１つ減じ、
カウント値が０になるまで、すなわち、Δrk個のパルス
S6もしくはS7が２相化回路B3に送出され終わるまで、ア
ンドゲートAND1とAND2もしくはAND3がゲート状態に置か
れる。
本実施例においても、第１図の実施例と同じく、２相
パルスSA、SBのパルス数と周波数を共にP/Q倍したパル
スSC、SDを得ることができ、パルス変化量有理数倍値Δ
rkの整数値化時に生じる誤差を次回演算時に補償するの
で、第11図のパルス分配器の場合に比して、分周精度を
大幅に高めることができる。
パルスSA、SBのパルス数と周波数を共にP/Q倍したパル
スSC、SDを得ることができ、パルス変化量有理数倍値Δ
rkの整数値化時に生じる誤差を次回演算時に補償するの
で、第11図のパルス分配器の場合に比して、分周精度を
大幅に高めることができる。
第１図のパルス分配器では、（６）式から明らかなよ
うに、パルスSC、SDのパルス周波数f0は演算周波数（＝
1/T）を整数倍した値しか取ることができないので、こ
のパルスを前記したサーボモータの速度検出に利用した
場合は、粗い速度検出となり、検出脈動が比較的大きく
なるが、本実施例のパルス分配器では、分周値lkを整数
値であるΔrkに関係なく設定することができるので、パ
ルスSC、SDのパルス周波数f0は任意の値をとることがで
き、上記サーボモータの速度検出に利用した場合は、滑
らかで検出精度の高い速度検出を行なうことができる。
うに、パルスSC、SDのパルス周波数f0は演算周波数（＝
1/T）を整数倍した値しか取ることができないので、こ
のパルスを前記したサーボモータの速度検出に利用した
場合は、粗い速度検出となり、検出脈動が比較的大きく
なるが、本実施例のパルス分配器では、分周値lkを整数
値であるΔrkに関係なく設定することができるので、パ
ルスSC、SDのパルス周波数f0は任意の値をとることがで
き、上記サーボモータの速度検出に利用した場合は、滑
らかで検出精度の高い速度検出を行なうことができる。
本発明は以上説明した通り、分周値指令を可変とし、
パルス発生手段のクロック周波数を演算手段が出力する
整数値と一定の演算周期との比に比例させるか、或い
は、入力パルスのパルス周期に有理数の逆数を乗算した
値に比例させるようにしたことにより、出力パルスのパ
ルス数とそのパルス周波数を共に上記有理数倍すること
ができるので、従来に比して、汎用性・利便性を高める
ことができる上、上記整数値を得る場合に生じるバルス
誤差を補償することができるので、従来に比し分周精度
を高めることができ、特に、出力パルスのパルス周波数
を入力パルスのパルス周期に有理数の逆数を乗算した値
に比例させる構成のものでは、パルス周波数として任意
の値を取ることができるので、該出力パルスをサーボモ
ータ等の速度検出に利用する場合には、滑らかで精度の
高い速度検出が可能になる。
パルス発生手段のクロック周波数を演算手段が出力する
整数値と一定の演算周期との比に比例させるか、或い
は、入力パルスのパルス周期に有理数の逆数を乗算した
値に比例させるようにしたことにより、出力パルスのパ
ルス数とそのパルス周波数を共に上記有理数倍すること
ができるので、従来に比して、汎用性・利便性を高める
ことができる上、上記整数値を得る場合に生じるバルス
誤差を補償することができるので、従来に比し分周精度
を高めることができ、特に、出力パルスのパルス周波数
を入力パルスのパルス周期に有理数の逆数を乗算した値
に比例させる構成のものでは、パルス周波数として任意
の値を取ることができるので、該出力パルスをサーボモ
ータ等の速度検出に利用する場合には、滑らかで精度の
高い速度検出が可能になる。
【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図、第２図は上
記実施例における演算部の演算ブロック図、第３図は上
記実施例の動作を説明するための波形タイムチャート、
第４図は本発明の他の実施例を示すブロック図、第５図
は上記他の実施例におけるゲート部のブロック図、第６
図は上記他の実施例におけるパルス周期検出部の動作を
説明するための波形タイムチャート、第７図は上記他の
実施例におけるゲート部の動作を説明するための波形タ
イムチャート、第８図は従来のパルス分周器を示すブロ
ック図、第９図〜第10図は上記従来のパルス分周器の動
作を説明するための波形タイムチャート、第11図は従来
の他のパルス分周器を示すブロック図、第12図は上記従
来の他のパルス分周器の動作を説明するための波形タイ
ムチャートである。 １……方向判別器、２……アップダウンカウンタ、３…
…マイクロコンピュータ、４、4A、55……メモリ、５…
…演算部、７……分周回路、８……パルスジェネレー
タ、９……アップダウンカウンタ、11……カウンタ、12
……ラッチ回路、B1……パルス変化分検出部、B3……２
相化回路、B4……パルス周期検出部、B5……ゲート部。
記実施例における演算部の演算ブロック図、第３図は上
記実施例の動作を説明するための波形タイムチャート、
第４図は本発明の他の実施例を示すブロック図、第５図
は上記他の実施例におけるゲート部のブロック図、第６
図は上記他の実施例におけるパルス周期検出部の動作を
説明するための波形タイムチャート、第７図は上記他の
実施例におけるゲート部の動作を説明するための波形タ
イムチャート、第８図は従来のパルス分周器を示すブロ
ック図、第９図〜第10図は上記従来のパルス分周器の動
作を説明するための波形タイムチャート、第11図は従来
の他のパルス分周器を示すブロック図、第12図は上記従
来の他のパルス分周器の動作を説明するための波形タイ
ムチャートである。 １……方向判別器、２……アップダウンカウンタ、３…
…マイクロコンピュータ、４、4A、55……メモリ、５…
…演算部、７……分周回路、８……パルスジェネレー
タ、９……アップダウンカウンタ、11……カウンタ、12
……ラッチ回路、B1……パルス変化分検出部、B3……２
相化回路、B4……パルス周期検出部、B5……ゲート部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 5/00
Claims (2)
- 【請求項１】エンコーダからの、90度位相差の進み或い
は遅れの２相出力（SA,SB）を入力し、左右いずれかの
方向を示す出力パルス（S1,S2）を生成する方向判別器
と、一定周期（Ｔ）毎に該周期中に到来する上記方向判
別器の出力パルス（S1,S2）をアップカウント或いはダ
ウンカウントして、前回計数値に対する今回計数値のパ
ルス数変化量（△nk）を検出するパルス変化分検出手段
と、このパルス数変化量を有理数倍して出力し、その値
（△rk）が整流値でない場合は整数値化して出力する演
算手段と、この演算手段出力のパルス数（△rk）をクロ
ック周波数で発生するパルス発生手段、を備えるパルス
分周器において、 上記演算手段は、整数値化により生じた前回演算値の誤
差を、今回検出したパルス数変化量に加算して誤差補償
し、 上記パルス発生手段は、上記クロック周波数を、上記演
算手段出力のパルス数（△rk）を上記一定周期（Ｔ）で
除算して得た分周値（lk）で分周した値とし、その出力
（S3,S4）を、上記一定周期（Ｔ）間に上記演算手段出
力のパルス数（△rk）を上記整数値の極性に対応した２
つの出力端子を通して２相化回路に入力とすることを特
徴とするパルス分周器。 - 【請求項２】エンコーダからの、90度位相差の進み或い
は遅れの２相出力（SA,SB）を入力し、左右いずれかの
方向を示す出力パルス（S1,S2）を生成する方向判別器
と、一定周期（Ｔ）毎に該周期中に到来する上記方向判
別器の出力パルス（S1,S2）をアップカウント或いはダ
ウンカウントして、前回計数値に対する今回計数値のパ
ルス数変化値（△nk）を検出するパルス変化分検出手段
と、このパルス数変化量を有理数倍して出力し、その値
（△rk）が整数値でない場合は整数値化して出力する演
算手段と、この演算手段出力のパルス数をクロック周波
数で発生するパルス発生手段、を備えるパルス分周期に
おいて、 上記演算手段は、整数値化により生じた前回演算値の誤
差を、今回検出したパルス数変化量に加算して誤差補償
し、 上記一定周期（Ｔ）をクロックで計数しその計数値（△
mk）を上記パルス数変化量（△nk）で除算して上記出力
パルスの周期（S5）を算出し、この出力パルス周期を先
の有理数の逆数倍して分周値（lk）を得、この分周値
で、上記クロックを分周して、分周信号出力パルス（f
m）を得、この分周信号出力パルス（fm）が、ゲート回
路の２つの出力端子の何れかを介して２相化回路へ入力
されるとともに、 上記パルス発生手段の出力パルス（S3,S4）をカウント
し、その計数値を、極性に応じ上記ゲート回路２入力端
子の何れかに加え、かつ上記ゲート回路の２出力の何れ
かをフイードバックして、上記出力パルスの計数値が存
在する間、ゲート回路を開き、その間、上記一定周期
（Ｔ）間に上記分周信号出力パルス（fm）の周波数で、
上記演算手段出力のパルス数（△rk）分だけ出力される
ことを特徴とするパルス分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02322613A JP3122457B2 (ja) | 1990-11-28 | 1990-11-28 | パルス分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02322613A JP3122457B2 (ja) | 1990-11-28 | 1990-11-28 | パルス分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04197089A JPH04197089A (ja) | 1992-07-16 |
| JP3122457B2 true JP3122457B2 (ja) | 2001-01-09 |
Family
ID=18145671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02322613A Expired - Fee Related JP3122457B2 (ja) | 1990-11-28 | 1990-11-28 | パルス分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3122457B2 (ja) |
-
1990
- 1990-11-28 JP JP02322613A patent/JP3122457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04197089A (ja) | 1992-07-16 |
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