JPH04197089A - パルス分周器 - Google Patents
パルス分周器Info
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- JPH04197089A JPH04197089A JP2322613A JP32261390A JPH04197089A JP H04197089 A JPH04197089 A JP H04197089A JP 2322613 A JP2322613 A JP 2322613A JP 32261390 A JP32261390 A JP 32261390A JP H04197089 A JPH04197089 A JP H04197089A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000010363 phase shift Effects 0.000 description 1
- 230000010349 pulsation Effects 0.000 description 1
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- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサーボモータ等に直結して使用されるパルスエ
ンコーダの出力を分周するのに用いて好適なパルス分周
器に関する。
ンコーダの出力を分周するのに用いて好適なパルス分周
器に関する。
ＡＣサーボ等におけるサーボモータの回転角の検出には
、一般に、パルスエンコーダが多用される。このパルス
エンコーダの１パルス分の増分とサーボモータに軸結し
た機械の進み量とを合わせたい場合や、複数のモータが
それぞれ駆動するローラの直径は異なるが、各ローラの
周面速度を揃えたい場合或いは複数のモータがそれぞれ
減速比の異なる減速機構を介して同一径のローラを駆動
する系で、各ローラの周面速度を揃えたい場合には、パ
ルスエンコーダの出力パルス分周回路シその分解能を、
適当な有理数Ｐ／Ｑを乗じた値に変換する。
、一般に、パルスエンコーダが多用される。このパルス
エンコーダの１パルス分の増分とサーボモータに軸結し
た機械の進み量とを合わせたい場合や、複数のモータが
それぞれ駆動するローラの直径は異なるが、各ローラの
周面速度を揃えたい場合或いは複数のモータがそれぞれ
減速比の異なる減速機構を介して同一径のローラを駆動
する系で、各ローラの周面速度を揃えたい場合には、パ
ルスエンコーダの出力パルス分周回路シその分解能を、
適当な有理数Ｐ／Ｑを乗じた値に変換する。
第８図は、このような場合に用いられるパルス分周器の
１例を示したもので、以下に、このパルス分周器につい
て説明する。
１例を示したもので、以下に、このパルス分周器につい
て説明する。
同図において、３０は図示しないモータに軸結されたパ
ルスエンコーダを示しており、その２相出力（９０°位
相のずれたＡ相パルス、Ｂ相パルス、）をＳＡ、Ｓｍで
示している。この２相パルスＳａ 、 Ｓ＋＋の周波数
はｆ、とする。■は方向判別器であって、周波数ｆｃの
クロックを入力し、例えばモータが右回転している時は
、第９図（ａ）に示す如く、パルスＳ、を出力し、モー
タが左回転している時は、第９図（ｂ）に示す如く、パ
ルスＳ２を出力する。２０及び２１はそれぞれプリセッ
タブルダウンカウンタＣＮＴＲ５及びＣＮＴＲ６を用い
たｌ／Ｎ分周回路であって、分周値Ｎをセットされ、そ
れぞれパルスＳＩ及びパルスＳ２が到来する毎に、第１
０図（ａ）に示す如く、−１をデクリメントし、カウン
ト値が０になると、パルスＳ、及びＳ４を出力するとと
もに分周値Ｎが再びロードされる。９はアップダウンカ
ウンタ（ＣＮＴＲ２）であって、そのＵＰ端子とＤＯＷ
Ｎ端子にそれぞれパルスＳ３及びＳ４が導かれる。アッ
プダウンカウンタ９の上位ビットのレベルＱ、は、第１
Ｏ図ら）に示す如く、２相パルスの一方Ｓｎとして取り
出され、下位ビットのレベル Ｑｏと上位ビットのレベ
ルとの排他的論理和が２相パルスの他方Ｓｃとして取り
出される。１０はｅｘＯＲ素子である。
ルスエンコーダを示しており、その２相出力（９０°位
相のずれたＡ相パルス、Ｂ相パルス、）をＳＡ、Ｓｍで
示している。この２相パルスＳａ 、 Ｓ＋＋の周波数
はｆ、とする。■は方向判別器であって、周波数ｆｃの
クロックを入力し、例えばモータが右回転している時は
、第９図（ａ）に示す如く、パルスＳ、を出力し、モー
タが左回転している時は、第９図（ｂ）に示す如く、パ
ルスＳ２を出力する。２０及び２１はそれぞれプリセッ
タブルダウンカウンタＣＮＴＲ５及びＣＮＴＲ６を用い
たｌ／Ｎ分周回路であって、分周値Ｎをセットされ、そ
れぞれパルスＳＩ及びパルスＳ２が到来する毎に、第１
０図（ａ）に示す如く、−１をデクリメントし、カウン
ト値が０になると、パルスＳ、及びＳ４を出力するとと
もに分周値Ｎが再びロードされる。９はアップダウンカ
ウンタ（ＣＮＴＲ２）であって、そのＵＰ端子とＤＯＷ
Ｎ端子にそれぞれパルスＳ３及びＳ４が導かれる。アッ
プダウンカウンタ９の上位ビットのレベルＱ、は、第１
Ｏ図ら）に示す如く、２相パルスの一方Ｓｎとして取り
出され、下位ビットのレベル Ｑｏと上位ビットのレベ
ルとの排他的論理和が２相パルスの他方Ｓｃとして取り
出される。１０はｅｘＯＲ素子である。
この２相パルスＳｃ、ＳＤは２相パルスＳＡ、ＳＲを１
／Ｎ分周したパルスとなる。
／Ｎ分周したパルスとなる。
第１１図は従来の他のパルス分周回路を示したもので、
方向判別器ｌの出力Ｓ、及びＳ２をアップダウンカウン
タ（ＣＮＴＲ１）２のＵＰ端子とＤＯＷＮ端子にそれぞ
れ入力し、そのカウント値ｎ、を演算周期Ｔのマイクロ
コンピュータＣＰＵ３に取り込んでいる。ＣＰＵ３では
、入力されたカウント値ｎｋを一旦格納するメモリ４を
有しており、各演算周期Ｔ毎に、先ず、今回入力値ｎ。
方向判別器ｌの出力Ｓ、及びＳ２をアップダウンカウン
タ（ＣＮＴＲ１）２のＵＰ端子とＤＯＷＮ端子にそれぞ
れ入力し、そのカウント値ｎ、を演算周期Ｔのマイクロ
コンピュータＣＰＵ３に取り込んでいる。ＣＰＵ３では
、入力されたカウント値ｎｋを一旦格納するメモリ４を
有しており、各演算周期Ｔ毎に、先ず、今回入力値ｎ。
と前回入力値ｎｋ−，との差（パルス変化量）Δｎｈを
演算する。次いで、要素１５を通して２７９倍し、パル
ス変化量有理数倍値Δｒｋを求めてパルスジェネレータ
８へ出力する。
演算する。次いで、要素１５を通して２７９倍し、パル
ス変化量有理数倍値Δｒｋを求めてパルスジェネレータ
８へ出力する。
Δｒ ｋ＝ （−ｘΔｎ＆ｌ、ｌ ・・・・・・・（
１）なお、〔〕はガウス記号であって、整数値にする。
１）なお、〔〕はガウス記号であって、整数値にする。
パルスジェネレータ８は、第１２図に示す如く１、Δｒ
ｋ ＞ｏである間は、パルスＳ３ （パルス周波数ｆｃ
Ｌｋ）を出力し、Δｒア〈０である間は、パルスＳ、（
パルス周波数ｆｃＬ＊）を出力して、それぞれをアップ
ダウンカウンタ（ＣＮＴＲ２）９のＵＰ端子とＤＯＷＮ
端子に入力する。
ｋ ＞ｏである間は、パルスＳ３ （パルス周波数ｆｃ
Ｌｋ）を出力し、Δｒア〈０である間は、パルスＳ、（
パルス周波数ｆｃＬ＊）を出力して、それぞれをアップ
ダウンカウンタ（ＣＮＴＲ２）９のＵＰ端子とＤＯＷＮ
端子に入力する。
この構成において、取り出される２相パルスＳｃ、ＳＤ
は２相パルスＳａ、Ｓｓに対して２７９倍に分周された
パルスである。
は２相パルスＳａ、Ｓｓに対して２７９倍に分周された
パルスである。
第８図のパルス分周器は、前記したように、２相パルス
ＳＡ、Ｓ、を１／Ｎに、例えばＮ＝３の場合、１／３に
分周することはできるが、２／３に分周することはでき
ないので、汎用性、利便性が低いという問題がある。
ＳＡ、Ｓ、を１／Ｎに、例えばＮ＝３の場合、１／３に
分周することはできるが、２／３に分周することはでき
ないので、汎用性、利便性が低いという問題がある。
また、第１１図のパルス分周器では、２７９倍に分周す
ることができるので、第８図のものに比して汎用性、利
便性は高いが、出力するパルスＳｃ、ＳＤの周波数は常
にｆ、□／４であり、パルスＳＡ、Ｓおの周波数情報は
反映されないので、このパルスＳｃ、Ｓｏを用いて、パ
ルスエンコーダ３０が軸結されているサーボモータの速
度検出を行なうことはできない。
ることができるので、第８図のものに比して汎用性、利
便性は高いが、出力するパルスＳｃ、ＳＤの周波数は常
にｆ、□／４であり、パルスＳＡ、Ｓおの周波数情報は
反映されないので、このパルスＳｃ、Ｓｏを用いて、パ
ルスエンコーダ３０が軸結されているサーボモータの速
度検出を行なうことはできない。
本発明は上記した問題を解決するためになされたもので
、パルス数およびパルス周波数共に２７９倍に分周する
ことができるパルス分周器を提供することを目的とする
。
、パルス数およびパルス周波数共に２７９倍に分周する
ことができるパルス分周器を提供することを目的とする
。
本発明は上記目的を達成するため、一定周期毎に該周期
中に到来した入力パルスを計数して前回計数値に対する
今回計数値のパルス数変化量を検出するパルス変化分検
出手段と、このパルス数変化量を有理数倍して出力しそ
の値が整数値でない場合は整数値化して出力する演算手
段と、上記−定周期間に上記整数値の数のパルスをクロ
ック周波数で発生するパルス発生手段とを備えるパルス
分周器において、 上記クロック周波数を上記整数値／上記一定周期の比に
比例させる構成とした。
中に到来した入力パルスを計数して前回計数値に対する
今回計数値のパルス数変化量を検出するパルス変化分検
出手段と、このパルス数変化量を有理数倍して出力しそ
の値が整数値でない場合は整数値化して出力する演算手
段と、上記−定周期間に上記整数値の数のパルスをクロ
ック周波数で発生するパルス発生手段とを備えるパルス
分周器において、 上記クロック周波数を上記整数値／上記一定周期の比に
比例させる構成とした。
請求項２では、上記演算手段が、整数値化により生じた
前回演算値の誤差を、今回検出したパルス数変化量に加
算して誤差補償するようにした。
前回演算値の誤差を、今回検出したパルス数変化量に加
算して誤差補償するようにした。
請求項３では、上記入力パルスが、２相パルスを入力さ
れる方向判別器の出力である場合において、パルス発生
手段は演算手段の出力極性に対応した２つの出力端子を
通して２相化回路に出力する構成とした。
れる方向判別器の出力である場合において、パルス発生
手段は演算手段の出力極性に対応した２つの出力端子を
通して２相化回路に出力する構成とした。
請求項４では、上記入力パルスのパルス間隔を上記一定
周期毎に計数し、前回計数値と今回計数値及び上記パル
ス数変化量からパルス周期を検出するパルス周期検出手
段、クロックを入力して該クロックを、上記パルス周期
の逆数に上記有理数を乗算した値のパルス周波数に分周
する分周手段、この分周手段が出力するパルスを通過・
遮断するゲート回路と上記パルス発生手段のパルスを計
数するカウンタとこのカウンタの計数値が０でない間は
上記ゲート回路をゲートするゲート信号発生回路を有し
、上記カウンタは上記ゲート回路の出力をフィードバッ
クされるゲート手段を備える構成とした。
周期毎に計数し、前回計数値と今回計数値及び上記パル
ス数変化量からパルス周期を検出するパルス周期検出手
段、クロックを入力して該クロックを、上記パルス周期
の逆数に上記有理数を乗算した値のパルス周波数に分周
する分周手段、この分周手段が出力するパルスを通過・
遮断するゲート回路と上記パルス発生手段のパルスを計
数するカウンタとこのカウンタの計数値が０でない間は
上記ゲート回路をゲートするゲート信号発生回路を有し
、上記カウンタは上記ゲート回路の出力をフィードバッ
クされるゲート手段を備える構成とした。
請求項５では、入力パルスが、２相パルスを入力される
方向判別器の出力である場合において、ゲート手段は２
つの出力端子を有し、パルス発生手段は演算手段の出力
極性に対応した出力端子を有し、カウンタとしてアップ
ダウンカウンタが用いられ、ゲート手段は上記アップダ
ウンカウンタのカウント値の極性に応した出力端子を通
して２相化回路に出力するようにした。
方向判別器の出力である場合において、ゲート手段は２
つの出力端子を有し、パルス発生手段は演算手段の出力
極性に対応した出力端子を有し、カウンタとしてアップ
ダウンカウンタが用いられ、ゲート手段は上記アップダ
ウンカウンタのカウント値の極性に応した出力端子を通
して２相化回路に出力するようにした。
〔作用］
請求項１の発明では、パルス発生手段のクロック周波数
が、パルス数変化量を有理数倍して出力しその値が整数
値でない場合は整数値化して出力する演算手段の上記整
数値と一定周期との比に比例するから、出力パルスに、
入力パルスの周波数情報を反映させることができる。
が、パルス数変化量を有理数倍して出力しその値が整数
値でない場合は整数値化して出力する演算手段の上記整
数値と一定周期との比に比例するから、出力パルスに、
入力パルスの周波数情報を反映させることができる。
請求項４の発明では、分周手段が、クロックを入力して
該クロックを、入力パルスのパルス周期の逆数に有理数
を乗算した値のパルス周波数に分周してゲート手段に出
力し、ゲート手段が、演算手段の上記整数値の数のパル
スをパルス発生手段のパルスジェネレータから入力され
てアップダウンカンタで計数し、カウント値が［有Ｊに
なると、ゲート回路をゲートして、上記分周手段のパル
スを通過させ、該パルスの通過毎にアップダウンカンタ
のカウント値を１つ減し、カウント値が０になるまで、
即ち、上記整数値の数のパルスが通過し終わるねるまで
、ゲート回路をゲート状態に置く。
該クロックを、入力パルスのパルス周期の逆数に有理数
を乗算した値のパルス周波数に分周してゲート手段に出
力し、ゲート手段が、演算手段の上記整数値の数のパル
スをパルス発生手段のパルスジェネレータから入力され
てアップダウンカンタで計数し、カウント値が［有Ｊに
なると、ゲート回路をゲートして、上記分周手段のパル
スを通過させ、該パルスの通過毎にアップダウンカンタ
のカウント値を１つ減し、カウント値が０になるまで、
即ち、上記整数値の数のパルスが通過し終わるねるまで
、ゲート回路をゲート状態に置く。
〔第１の実施例〕
以下、本発明の１実施例を図面を参照して説明する。
第１図において、方向判別器１の出力Ｓ１及びＳ２をア
ップダウンカウンタ（ＣＮＴＲ１）２のＵＰＩｔｉ子と
ＤＯＷＮ端子にそれぞれ入力し、そのカウント値ｎ３を
演算周期ＴのマイクロコンピュータＣＰＵ３に取り込み
、各演算周期Ｔ毎に、先ず、今回入力値ｎｋと前回入力
値ｎ３−１との差（演算周期Ｔ毎のパルス変化量）Δｎ
ｋを演算する点は第１１図のパルス分周器と同じである
。
ップダウンカウンタ（ＣＮＴＲ１）２のＵＰＩｔｉ子と
ＤＯＷＮ端子にそれぞれ入力し、そのカウント値ｎ３を
演算周期ＴのマイクロコンピュータＣＰＵ３に取り込み
、各演算周期Ｔ毎に、先ず、今回入力値ｎｋと前回入力
値ｎ３−１との差（演算周期Ｔ毎のパルス変化量）Δｎ
ｋを演算する点は第１１図のパルス分周器と同じである
。
本実施例においても、パルス変化量Δｎ、に基づき前記
したパルス変化量有理数倍値Δｒ、を演算するが、前記
演算式（１）による場合は、例えば、八〇、−４、（Ｐ
／Ｑ） −（２／３）である場合に、Δｒｋ＝ （４ｘ
２／３）＝２となるので、２／３パルスが整数化時に生
じる誤差となり、２相パルスＳｃ、ＳＤと２相パルスＳ
Ａ、Ｓ、との間にパルス誤差が発生する。
したパルス変化量有理数倍値Δｒ、を演算するが、前記
演算式（１）による場合は、例えば、八〇、−４、（Ｐ
／Ｑ） −（２／３）である場合に、Δｒｋ＝ （４ｘ
２／３）＝２となるので、２／３パルスが整数化時に生
じる誤差となり、２相パルスＳｃ、ＳＤと２相パルスＳ
Ａ、Ｓ、との間にパルス誤差が発生する。
このため、本実施例のＣＰＵ３では、演算部５で、第２
図に示す演算ブロックに従う下記（２）式の演算を行な
う。
図に示す演算ブロックに従う下記（２）式の演算を行な
う。
△ｒ ＊ −（Ｘ （Ｐ Ｘ△ｎア＋△Ｅｋ−、） ）
・・・・・・・・（２） 第５図において、５１はΔｎｋに数値Ｐを乗しる乗算要
素、５２はΔｎ、ｘＰとΔＥｋ−１との和を数値Ｑで割
算する割算要素、５３は割算要素５２の値を整数値化し
てΔｒＫを出力する要素、５４はフィードバンクされる
Δｒｘに数値Ｑを乗じる乗算要素、５５はメモリであり
、このメモリ５５は、（ΔｎｋＸＰ＋ΔＥｋ−＋ ）と
乗算要素５４の演算値との差ΔＥｋを一時記憶し、次の
演算サイクルにおいて読み出される。
・・・・・・・・（２） 第５図において、５１はΔｎｋに数値Ｐを乗しる乗算要
素、５２はΔｎ、ｘＰとΔＥｋ−１との和を数値Ｑで割
算する割算要素、５３は割算要素５２の値を整数値化し
てΔｒＫを出力する要素、５４はフィードバンクされる
Δｒｘに数値Ｑを乗じる乗算要素、５５はメモリであり
、このメモリ５５は、（ΔｎｋＸＰ＋ΔＥｋ−＋ ）と
乗算要素５４の演算値との差ΔＥｋを一時記憶し、次の
演算サイクルにおいて読み出される。
ここで、ΔＥｋ−＋ は第に一１回目の演算時における
整数値化による誤差分であって、第に回目の演算時に誤
差補償骨となる。第に回目の演算時における誤差分ΔＥ
ｋは、 ΔＥ、＝ＰＸΔｎ、＋ΔＥｋ−＋ ＱｘΔｒｋ・・・
・・・・（３） で表現される。例えば、ｋ＝１のとき、Δｒ、＝ （−
ＸｐＸΔｎ、）・−−＝１４）ΔＥ、＝ＰｘΔｎ ＋
Ｑ Ｘ （Ｘ Ｐ ＸΔｎ＋）・・・・・（５） となるから、（３）式が、整数化時に生じた誤差を求め
でいることが理解される。
整数値化による誤差分であって、第に回目の演算時に誤
差補償骨となる。第に回目の演算時における誤差分ΔＥ
ｋは、 ΔＥ、＝ＰＸΔｎ、＋ΔＥｋ−＋ ＱｘΔｒｋ・・・
・・・・（３） で表現される。例えば、ｋ＝１のとき、Δｒ、＝ （−
ＸｐＸΔｎ、）・−−＝１４）ΔＥ、＝ＰｘΔｎ ＋
Ｑ Ｘ （Ｘ Ｐ ＸΔｎ＋）・・・・・（５） となるから、（３）式が、整数化時に生じた誤差を求め
でいることが理解される。
ＣＰｔＪ３の演算部５の出力Δｒ、はパルスジェネレー
タ８に出力されるとともに、逆数部６で分周値指令１２
ｋに変換されて分周回路７に出力される。分周回路７は
パルス周波数ｆｃＬｋのクロックを分周してパルス周波
数ｆ、を持っパルスジェネレータ８のクロックを生成す
る。パルスジェネレータ８は演算周期Ｔに６１３個のパ
ルスを発生するので、 で表される。なお、 このように、本実施例におけるパルスジェネレータ８は
周波数ｆヨのクロックを与えられるので、発生するパル
スＳ３、Ｓ４のパルス周波数は、（Ｐ／Ｑ）＝ （１／
３）の場合を例示した第３図に示すように、パルス変化
量有理数倍値Δｒｋに比例して変化し、パルスＳＣ，Ｓ
Ｄの周波数ｆ０は、ｆ ｏ ＝ −ｘ ｒ 、 ・・
・・・・・・・・・（８）となる。
タ８に出力されるとともに、逆数部６で分周値指令１２
ｋに変換されて分周回路７に出力される。分周回路７は
パルス周波数ｆｃＬｋのクロックを分周してパルス周波
数ｆ、を持っパルスジェネレータ８のクロックを生成す
る。パルスジェネレータ８は演算周期Ｔに６１３個のパ
ルスを発生するので、 で表される。なお、 このように、本実施例におけるパルスジェネレータ８は
周波数ｆヨのクロックを与えられるので、発生するパル
スＳ３、Ｓ４のパルス周波数は、（Ｐ／Ｑ）＝ （１／
３）の場合を例示した第３図に示すように、パルス変化
量有理数倍値Δｒｋに比例して変化し、パルスＳＣ，Ｓ
Ｄの周波数ｆ０は、ｆ ｏ ＝ −ｘ ｒ 、 ・・
・・・・・・・・・（８）となる。
従って、本実施例によれば、２相パルスＳＡ、Ｓ、のパ
ルス数と周波数を共にＰ／Ｑ倍したパルスＳｃ、Ｓ、を
得ることができる。
ルス数と周波数を共にＰ／Ｑ倍したパルスＳｃ、Ｓ、を
得ることができる。
また、本実施例では、パルス変化量有理数倍値Δｒｋの
整数値化時に生じる誤差を次回演算時に補償するので、
第１１図のパルス分配器の場合に比して、分周精度を大
幅に高めることができる。
整数値化時に生じる誤差を次回演算時に補償するので、
第１１図のパルス分配器の場合に比して、分周精度を大
幅に高めることができる。
〔第２の実施例］
第４図は本発明の他の実施例を示したものである。
第４図において、方向判別器１の出力Ｓ、及びＳ２をア
ップダウンカウンタ（ＣＮＴＲ１）２のＵＰ端子とＤＯ
ＷＮ端子にそれぞれ入力し、そのカウント値ｎｋを演算
周期ＴのマイクロコンピュータＣＰＵ３に取り込み、各
演算周期Ｔ毎に、先ず、今回入力値ｎｋと前回入力値ｎ
ｋ−１との差（演算周期Ｔ毎のパルス変化量）Δｎ３を
演算し、演算部５で、（２）式のΔｒｋを演算してパル
スジェネレータ８に供給する点は第１図の実施例の場合
と同じである。
ップダウンカウンタ（ＣＮＴＲ１）２のＵＰ端子とＤＯ
ＷＮ端子にそれぞれ入力し、そのカウント値ｎｋを演算
周期ＴのマイクロコンピュータＣＰＵ３に取り込み、各
演算周期Ｔ毎に、先ず、今回入力値ｎｋと前回入力値ｎ
ｋ−１との差（演算周期Ｔ毎のパルス変化量）Δｎ３を
演算し、演算部５で、（２）式のΔｒｋを演算してパル
スジェネレータ８に供給する点は第１図の実施例の場合
と同じである。
本実施例では、パルス周波数ｆｃＬｋのクロンクをカウ
ントするカウンタ（ＣＮＴＲ３）１１とそのカウント値
ｍ６をパルスＳＩ及びＳ２の発生タイミング毎にラッチ
するラッチ回路１２、データラッチ信号を生成するため
のＯＲ素子ＯＲを含み、ＣＰＵ３で、ラッチ回路１２の
値からパルス周期を演算するパルス周期演算部Ｂ４を有
している。
ントするカウンタ（ＣＮＴＲ３）１１とそのカウント値
ｍ６をパルスＳＩ及びＳ２の発生タイミング毎にラッチ
するラッチ回路１２、データラッチ信号を生成するため
のＯＲ素子ＯＲを含み、ＣＰＵ３で、ラッチ回路１２の
値からパルス周期を演算するパルス周期演算部Ｂ４を有
している。
ＣＰＵ３はラッチ回路１２がラッチしたカウント値ｍ、
を、各演算周期Ｔ毎に取り込んで、先ず、今回入力値ｍ
ｋと前回入力値ｍｋ−，との差Δｍｋを演算する。この
ため入力されたカウント値ｍｋを一旦格納するメモリ４
Ａを有している。
を、各演算周期Ｔ毎に取り込んで、先ず、今回入力値ｍ
ｋと前回入力値ｍｋ−，との差Δｍｋを演算する。この
ため入力されたカウント値ｍｋを一旦格納するメモリ４
Ａを有している。
次いで、割算要素１３でこのΔｍｋをΔｎｋで除して、
演算周期Ｔ間の平均パルス周期Ｓ、を求める。例えば、
第６図に示すようなタイミングで検出が行なわれた場合
、 Δｎｋ＝ｎｋ−ｎ、−１＝５・・・・・・・・（９）Δ
ｍ、＝ｍ、−ｍｋ−１＝５０・・・・・・・００）Δｍ
ｋ Ｓ ５＝ −＝ １０ ・ ・ ・ ・ ・ ・ ・
・ ・００Δｎ。
演算周期Ｔ間の平均パルス周期Ｓ、を求める。例えば、
第６図に示すようなタイミングで検出が行なわれた場合
、 Δｎｋ＝ｎｋ−ｎ、−１＝５・・・・・・・・（９）Δ
ｍ、＝ｍ、−ｍｋ−１＝５０・・・・・・・００）Δｍ
ｋ Ｓ ５＝ −＝ １０ ・ ・ ・ ・ ・ ・ ・
・ ・００Δｎ。
となり、パルスＳ、（またはＳ２）のパルス１周期の間
に、周波数ｆ ＣＬＫのクロックが平均１０パルス入力
されたことになる。ＣＰＵ３はこの平均パルス周期Ｓ５
を乗算要素１４でＱ／Ｐ倍して分周値指令！、を生成し
、これを分周回路７に与える。この平均パルス周期Ｓ、
は、 波数ｆ０をｆ３のＰ／Ｑ倍にするためには、から、 パルスジェネレータ８は、Δｒｋ＞Ｏである間は、パル
ス３３ （パルス周波数ｆｃＩｋ）を出力し、Δｒ、
〈０である間は、パルスＳ、（パルス周波数ｆｃ＋＊）
を出力するが、このパルスＳ３とパルスＳ４はゲート部
Ｂ５に与えられる。ゲート部Ｂ５は、アップダウンカン
タ１５とＮＡＮＤゲートからなるゲート信号生成回路１
６及びゲート回路１７を備えており、その具体的回路を
第５図に示す。ゲート回路１７はアンドゲートＡＮＤ
１〜ＡＮＤ３を有し、ＡＮＤＩには分周回路７の出力Ｓ
Ｓ （周波数ｆ、）とゲート信号生成回路１６の出力
Ｓ、が導かれ、出力Ｓ、がｒＨ，である時（アップダウ
ンカンタ１５のカウント値が０でない時）にゲートされ
る。このＡ、Ｎ Ｄ １の出力がＡＮＤ２とＡＮＤ３に
入力として与えられる。ＡＮＤ３はアップダウンカンタ
１５の最上位ビットＱ。
に、周波数ｆ ＣＬＫのクロックが平均１０パルス入力
されたことになる。ＣＰＵ３はこの平均パルス周期Ｓ５
を乗算要素１４でＱ／Ｐ倍して分周値指令！、を生成し
、これを分周回路７に与える。この平均パルス周期Ｓ、
は、 波数ｆ０をｆ３のＰ／Ｑ倍にするためには、から、 パルスジェネレータ８は、Δｒｋ＞Ｏである間は、パル
ス３３ （パルス周波数ｆｃＩｋ）を出力し、Δｒ、
〈０である間は、パルスＳ、（パルス周波数ｆｃ＋＊）
を出力するが、このパルスＳ３とパルスＳ４はゲート部
Ｂ５に与えられる。ゲート部Ｂ５は、アップダウンカン
タ１５とＮＡＮＤゲートからなるゲート信号生成回路１
６及びゲート回路１７を備えており、その具体的回路を
第５図に示す。ゲート回路１７はアンドゲートＡＮＤ
１〜ＡＮＤ３を有し、ＡＮＤＩには分周回路７の出力Ｓ
Ｓ （周波数ｆ、）とゲート信号生成回路１６の出力
Ｓ、が導かれ、出力Ｓ、がｒＨ，である時（アップダウ
ンカンタ１５のカウント値が０でない時）にゲートされ
る。このＡ、Ｎ Ｄ １の出力がＡＮＤ２とＡＮＤ３に
入力として与えられる。ＡＮＤ３はアップダウンカンタ
１５の最上位ビットＱ。
がレベル「Ｈ」である時すなわちカウント値が負である
時にゲートされてその出力Ｓ７を２相化回路Ｂ、に送出
し、ＡＮＤ２はアップダウンカンタ１５の最上位ビット
Ｑ、がレベル「Ｌ」である時（カウント値が正である時
）にゲートされてその出力Ｓ６を２相化回路Ｂ３に送出
する。アップダウンカンタ１５のＵＰ端子にはオア素子
０’Ｒ１を通してパルスＳ、が、ＤＯＷＮ端子にはオア
素子ＯＲ２を通してパルスＳ４がそれぞれ入力され、ま
た、ＵＰ端子及びＤＯＷＮ端子にはそれぞれオア素子Ｏ
ＲＩ、オア素子○Ｒ２を通してパルスＳ７、パルスＳ６
がフィードバック入力される。
時にゲートされてその出力Ｓ７を２相化回路Ｂ、に送出
し、ＡＮＤ２はアップダウンカンタ１５の最上位ビット
Ｑ、がレベル「Ｌ」である時（カウント値が正である時
）にゲートされてその出力Ｓ６を２相化回路Ｂ３に送出
する。アップダウンカンタ１５のＵＰ端子にはオア素子
０’Ｒ１を通してパルスＳ、が、ＤＯＷＮ端子にはオア
素子ＯＲ２を通してパルスＳ４がそれぞれ入力され、ま
た、ＵＰ端子及びＤＯＷＮ端子にはそれぞれオア素子Ｏ
ＲＩ、オア素子○Ｒ２を通してパルスＳ７、パルスＳ６
がフィードバック入力される。
第７図にこのゲート部Ｂ５の各部の動作波形のタイムチ
ャートを示す。
ャートを示す。
即ち、ゲート部Ｂ５は、演算周期Ｔにおいて、該演算周
期Ｔで演算されたΔｒｋ個のパルスＳ３（またはＳ４、
パルス周波数ｆｃｍ）をパルスジェネレータ８から入力
されてアップダウンカンタ１５で計数し、カウント値が
「有」になると、アンドゲートＡＮＤ １とＡＮＤ２も
しくはＡＮＤ ３をゲートして、パルス周波数がｆ、で
あるパルスＳ６を通過させて、パルスＳｂもしくはＳ、
として２相化回路Ｂ３に入力するとともにパルスＳＩｌ
の通過毎（パルスＳ６もしくはＳ７を出力する毎に）に
アップダウンカンタ１５のカウント値を１つ滅じ、カウ
ント値が０になるまで、すなわち、Δｒｋ個のパルスＳ
６もしくはＳ、が２相化回路Ｂ３に送出され終わるまで
、アンドゲートＡＮＤ１とＡＮＤ２もしくはＡＮＤ３が
ゲート状態に置かれる。
期Ｔで演算されたΔｒｋ個のパルスＳ３（またはＳ４、
パルス周波数ｆｃｍ）をパルスジェネレータ８から入力
されてアップダウンカンタ１５で計数し、カウント値が
「有」になると、アンドゲートＡＮＤ １とＡＮＤ２も
しくはＡＮＤ ３をゲートして、パルス周波数がｆ、で
あるパルスＳ６を通過させて、パルスＳｂもしくはＳ、
として２相化回路Ｂ３に入力するとともにパルスＳＩｌ
の通過毎（パルスＳ６もしくはＳ７を出力する毎に）に
アップダウンカンタ１５のカウント値を１つ滅じ、カウ
ント値が０になるまで、すなわち、Δｒｋ個のパルスＳ
６もしくはＳ、が２相化回路Ｂ３に送出され終わるまで
、アンドゲートＡＮＤ１とＡＮＤ２もしくはＡＮＤ３が
ゲート状態に置かれる。
本実施例においても、第１図の実施例と同じく、２相パ
ルスＳｓ 、Ｓ、のパルス数と周波数ヲ共にＰ／Ｑ倍し
たパルスＳｃ 、Ｓｎを得ることができ、パルス変化量
有理数倍値Δｒｋの整数値化時に生じる誤差を次回演算
時に補償するので、第１１図のパルス分配器の場合に比
して、分周精度を大幅に高めることができる。
ルスＳｓ 、Ｓ、のパルス数と周波数ヲ共にＰ／Ｑ倍し
たパルスＳｃ 、Ｓｎを得ることができ、パルス変化量
有理数倍値Δｒｋの整数値化時に生じる誤差を次回演算
時に補償するので、第１１図のパルス分配器の場合に比
して、分周精度を大幅に高めることができる。
第１図のパルス分配器では、（６）式から明らかなよう
に、パルスＳＣ，Ｓゎのパルス周波数ｆ０は演算周波数
（＝１／Ｔ）を整数倍した値しか取ることができないの
で、このパルスを前記したサーボモータの速度検出に利
用した場合は、粗い速度検出となり、検出脈動が比較的
大きくなるが、本実施例のパルス分配器では、分周値ム
を整数値であるΔｒｔ＋に関係なく設定することができ
るので、パルスＳＣ，ＳＤのパルス周波数ｆ。は任意の
値をとることができ、上記サーボモータの速度検出に利
用した場合は、滑らかで検出精度の高い速度検出を行な
うことができる。
に、パルスＳＣ，Ｓゎのパルス周波数ｆ０は演算周波数
（＝１／Ｔ）を整数倍した値しか取ることができないの
で、このパルスを前記したサーボモータの速度検出に利
用した場合は、粗い速度検出となり、検出脈動が比較的
大きくなるが、本実施例のパルス分配器では、分周値ム
を整数値であるΔｒｔ＋に関係なく設定することができ
るので、パルスＳＣ，ＳＤのパルス周波数ｆ。は任意の
値をとることができ、上記サーボモータの速度検出に利
用した場合は、滑らかで検出精度の高い速度検出を行な
うことができる。
（発明の効果〕
本発明は以上説明した通り、分周値指令を可変とし、パ
ルス発生手段のクロック周波数を演算手段が出力する整
数値と一定の演算周期との比に比例させるか、或いは、
入力パルスのパルス周期に有理数の逆数を乗算した値に
比例させるようにしたことにより、出力パルスのパルス
数とそのパルス周波数を共に上記有理数倍することがで
きるので、従来に比して、汎用性・利便性を高めること
ができる上、上記整数値を得る場合に生じるパルス誤差
を補償することができるので、従来に圧し分周精度を高
めることができ、特に、出力パルスのパルス周波数を入
力パルスのパルス周期に有理数の逆数を乗算した値に比
例させる構成のものでは、パルス周波数として任意の値
を取ることができるので、該出力パルスをサーボモータ
等の速度検出に利用する場合には、滑らかで精度の高い
速度検出が可能になる。
ルス発生手段のクロック周波数を演算手段が出力する整
数値と一定の演算周期との比に比例させるか、或いは、
入力パルスのパルス周期に有理数の逆数を乗算した値に
比例させるようにしたことにより、出力パルスのパルス
数とそのパルス周波数を共に上記有理数倍することがで
きるので、従来に比して、汎用性・利便性を高めること
ができる上、上記整数値を得る場合に生じるパルス誤差
を補償することができるので、従来に圧し分周精度を高
めることができ、特に、出力パルスのパルス周波数を入
力パルスのパルス周期に有理数の逆数を乗算した値に比
例させる構成のものでは、パルス周波数として任意の値
を取ることができるので、該出力パルスをサーボモータ
等の速度検出に利用する場合には、滑らかで精度の高い
速度検出が可能になる。
第１図は本発明の実施例を示すブロック図、第２図は上
記実施例における演算部の演算ブロック図、第３図は上
記実施例の動作を説明するための波形タイムチャート、
第４図は本発明の他の実施例を示すブロック図、第５図
は上記他の実施例におけるゲート部のブロック図、第６
図は上記他の実施例におけるパルス周期検出部の動作を
説明するための波形タイムチャート、第７図は上記他の
実施例におけるゲート部の動作を説明するための波形タ
イムチャート、第８図は従来のパルス分周器を示すブロ
ック図、第９図〜第１０図は上記従来のパルス分周器の
動作を説明するための波形タイムチャート、第１１図は
従来の他のパルス分周器を示すブロック図、第１２図は
上記従来の他のパルス分周器の動作を説明するための波
形タイムチャートである。 １一方向判別器、２−アップダウンカウンタ、３−・−
マイクロコンピュータ、４．４Ａ、５５−・−メモリ、
５−演算部、７−・・−分周回路、８−パルスジェネレ
ータ、９−・−アップダウンカウンタ、１１・−・カウ
ンタ、１２−ラッチ回路、 Ｂ、−・−パルス変化分検出部、Ｂ ｘ ’−’ ２相
化回路、Ｂ４−・−パルス周期検出部、Ｂｓ−・ゲート
部。
記実施例における演算部の演算ブロック図、第３図は上
記実施例の動作を説明するための波形タイムチャート、
第４図は本発明の他の実施例を示すブロック図、第５図
は上記他の実施例におけるゲート部のブロック図、第６
図は上記他の実施例におけるパルス周期検出部の動作を
説明するための波形タイムチャート、第７図は上記他の
実施例におけるゲート部の動作を説明するための波形タ
イムチャート、第８図は従来のパルス分周器を示すブロ
ック図、第９図〜第１０図は上記従来のパルス分周器の
動作を説明するための波形タイムチャート、第１１図は
従来の他のパルス分周器を示すブロック図、第１２図は
上記従来の他のパルス分周器の動作を説明するための波
形タイムチャートである。 １一方向判別器、２−アップダウンカウンタ、３−・−
マイクロコンピュータ、４．４Ａ、５５−・−メモリ、
５−演算部、７−・・−分周回路、８−パルスジェネレ
ータ、９−・−アップダウンカウンタ、１１・−・カウ
ンタ、１２−ラッチ回路、 Ｂ、−・−パルス変化分検出部、Ｂ ｘ ’−’ ２相
化回路、Ｂ４−・−パルス周期検出部、Ｂｓ−・ゲート
部。
Claims (6)
- （１）一定周期毎に該周期中に到来した入力パルスを計
数して前回計数値に対する今回計数値のパルス数変化量
を検出するバルス変化分検出手段と、このパルス数変化
量を有理数倍して出力しその値が整数値でない場合は整
数値化して出力する演算手段と、上記一定周期間に上記
整数値の数のパルスをクロック周波数で発生するパルス
発生手段とを備えるパルス分周器において、 上記クロック周波数を上記整数値／上記一定周期の比に
比例させたことを特徴とするパルス分周器。 - （２）演算手段が、整数値化により生じた前回演算値の
誤差を、今回検出したパルス数変化量に加算して誤差補
償することを特徴とする請求項１記載のパルス分周器。 - （３）入力パルスが、２相パルスを入力される方向判別
器の出力である場合において、パルス発生手段は演算手
段の出力極性に対応した２つの出力端子を通して２相化
回路に出力することを特徴とする請求項１または２記載
のパルス分周器。 - （４）一定周期毎に該周期中に到来した入力パルスを計
数して前回計数値に対する今回計数値のパルス数変化量
を検出するパルス変化分検出手段と、このパルス数変化
量を有理数倍して出力しその値が整数値でない場合は整
数値化して出力する演算手段と、上記一定周期間に上記
整数値の数のパルスをクロック周波数で発生するパルス
発生手段とを備えるパルス分周器において、 上記入力パルスのパルス間隔を上記一定周期毎に計数し
、前回計数値と今回計数値及び上記パルス数変化量から
パルス周期を検出するパルス周期検出手段、クロックを
入力して該クロックを、上記パルス周期の逆数に上記有
理数を乗算した値のパルス周波数に分周する分周手段、
この分周手段が出力するパルスを通過・遮断するゲート
回路と上記パルス発生手段のパルスを計数するカウンタ
と上記ゲート回路をゲートするゲート信号生成回路を有
し、上記ゲート回路は上記カウンタの計数値が０でない
間はゲートされ、上記カウンタは上記ゲート回路の出力
をフィードバックされるゲート手段を備えることを特徴
とするパルス分周器。 - （５）入力パルスが、２相パルスを入力される方向判別
器の出力である場合において、ゲート手段は２つの出力
端子を有し、パルス発生手段は演算手段の出力極性に対
応した出力端子を有し、カウンタとしてアップダウンカ
ウンタが用いられ、ゲート手段は上記アップダウンカウ
ンタのカウント値の極性に応じた出力端子を通して２相
化回路に出力することを特徴とする請求項４記載のパル
ス分周器。 - （６）演算手段が、整数値化により生じた前回演算値の
誤差を、今回検出したパルス数変化量に加算して誤差補
償することを特徴とする請求項４または５記載のパルス
分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02322613A JP3122457B2 (ja) | 1990-11-28 | 1990-11-28 | パルス分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02322613A JP3122457B2 (ja) | 1990-11-28 | 1990-11-28 | パルス分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04197089A true JPH04197089A (ja) | 1992-07-16 |
| JP3122457B2 JP3122457B2 (ja) | 2001-01-09 |
Family
ID=18145671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02322613A Expired - Fee Related JP3122457B2 (ja) | 1990-11-28 | 1990-11-28 | パルス分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3122457B2 (ja) |
-
1990
- 1990-11-28 JP JP02322613A patent/JP3122457B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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